基于分层NMS算法的多码长LDPC码译码器的FPGA实现方法

摘要

本发明公开了一种基于分层NMS算法的多码长LDPC码译码器的FPGA实现方法，包括以下步骤：1)对WiMax协议中码率为1/2的校验矩阵进行置换，得到新的校验矩阵，且保持原矩阵的性能。2)将新校验矩阵应用于并行分层迭代译码结构中，由地址产生模块产生译码器中存储单元的读写地址，实现多码长译码器设计。3)根据本设计中QC-LDPC码的特点，设计了一种存储器结构，使得在每路并行处理单元能够同时读取和写入信息。本发明减少了译码过程中更新信息的存储容量，有效地提高了信息更新速度，减少了译码器迭代次数，存储器的设计结构使得译码延时大大降低，提高了译码效率；同时，存储单元与更新单元的固定连线使得布线简单，降低了硬件的实现难度。

主权项

一种适用于IEEE802.16e标准中码率为1/2的多码长LDPC码的高吞吐率译码器结构，该译码器主要包括译码器中心逻辑控制模块、地址产生模块、缓存器模块、校验节点处理模块、码字判决模块和码字校验模块。译码器中心逻辑控制模块：用来控制整个译码器的工作过程，包括各个模块的工作状态及时序的交互，信道信息的输入控制，迭代是否继续的控制、译码结果的输出控制。地址产生模块：用来产生初始化存储器、校验节点信息更新、变量节点信息更新、码字判决、码字校验和码字输出所需要的地址，完成多种码长的LDPC码的译码。缓存器模块：输入缓存用来存储信道传来的对数似然比信息，输出缓存用来存储译码器的输出判决码字。校验节点处理模块：即整个译码器的迭代计算模块，分为12路并行处理，用来处理变量节点传给校验节点的先验信息的更新、校验节点传给变量节点的外部信息的更新和比特节点后验信息的更新，这是最为复杂也是最为重要的单元。为了有效地降低译码器的关键路径延迟，处理单元采用了逐级细化流水线的设计方法来实现，可以提高译码器电路的工作频率和吞吐量。其中CTVMem存储器模块用来存储分层信息处理模块产生的校验节点传给变量节点的外部信息，APPMem存储器模块用来存储码字比特的后验信息。码字判决模块：分为24路并行处理，用来对一次译码迭代后的码字后验信息值进行硬判决。码字校验模块：分为12路并行处理，用来对判决后的码字进行校验，进而确定是否输出码字。