| 发明名称 | 具备非易失性半导体存储器的存储器系统 | ||
| 摘要 | 一种存储器系统，包括：非易失性半导体存储器(11)和控制器(12)。非易失性半导体存储器(11)具备各自包括能够保持数据的存储单元(MC)的多个存储块(BLK0～BLKn)。各个存储块(BLK0～BLKn)内的数据被一并地擦除。在每一个存储块(BLK0～BLKn)内，数据以作为多个存储单元(MC)的集合的页为单位一并地写入。控制器(12)对非易失性存储器(11)传送写入数据和第1行地址，并且发布所传送的上述第1行地址的变更指令和与该第1行地址不同的第2行地址。非易失性半导体存储器(11)在没有发布变更指令时，将写入数据写入与第1行地址对应的页；在发布了变更指令时，将写入数据写入与第2行地址对应的页。 | ||
| 申请公布号 | CN101097543B | 申请公布日期 | 2010.06.23 |
| 申请号 | CN200710126960.2 | 申请日期 | 2007.07.02 |
| 申请人 | 株式会社东芝 | 发明人 | 辻秀贵 |
| 分类号 | G06F12/06(2006.01)I | 主分类号 | G06F12/06(2006.01)I |
| 代理机构 | 北京市中咨律师事务所 11247 | 代理人 | 李峥;刘薇 |
| 主权项 | 一种存储器系统，包括：非易失性半导体存储器，其具备各自包括能够保持数据的存储单元的多个存储块，各个存储块内的数据被一并地擦除，在每一个上述存储块内，上述数据以作为多个上述存储单元的集合的页为单位一并地写入；以及控制器，其对上述非易失性半导体存储器传送写入数据和第1行地址，并且发布所传送的上述第1行地址的变更指令和与该第1行地址不同的第2行地址；其中，上述非易失性半导体存储器，在没有发布上述变更指令时，将上述写入数据写入与上述第1行地址对应的上述存储单元；在发布了上述变更指令时，将上述写入数据写入与上述第2行地址对应的上述存储单元，而无需再次接收写入数据；上述控制器对于上述非易失性半导体存储器依次输出第1写入指令、上述第1行地址、上述写入数据以及第2写入指令，并且当发布上述变更指令时，在向上述非易失性半导体存储器输出上述写入数据之后，依次向上述非易失性半导体存储器输出上述变更指令和上述第2行地址；上述第2写入指令在输出上述第2行地址之后，向上述非易失性半导体存储器输出；上述第1写入指令是使上述非易失性半导体存储器知道数据的写入动作开始的指令；上述第2写入指令是使上述非易失性半导体存储器将上述写入数据写入上述存储块的指令。 | ||
| 地址 | 日本东京都 | ||