里德所罗门解码器的关键方程与错误值求解优化电路

摘要

为了解决现有技术中里德所罗门解码器电路设计上电路面积大、电路成本高的问题，本发明提供一种里德所罗门解码器的关键方程与错误值求解优化电路，它通过选择器、乘法器、加法器、三路选择器、赋初值与三态功能电路、触发器、锁存器、静态存储器、选择与取倒数电路及选择与触发电路的组合完成了错误位置多项式Λ(x)，错误值多项式Ω(x)和最终错误值的求解。它采用单块电路的复用而实现原本需要两块电路才能完成的功能，从而尽可能地缩小了电路面积，减小了电路的复杂度，降低了电路成本。

主权项

1、一种里德所罗门解码器的关键方程与错误值求解优化电路，其特征在于，包含选择器(1)、乘法器(2)、选择器(3)、加法器(4)、选择器(5)、乘法器(6)、三路选择器(7)、赋初值与三态功能电路(8)、选择器(9)、触发器(10)、选择器(11)、锁存器(12)、静态存储器(13)、选择与取倒数电路(14)、选择与触发电路(15)和静态存储器(16)、错误值求解系数信号Xj 1-b接选择器(1)的一个输入端，选择器(1)的输出接乘法器(2)的一个输入端，同时错误值多项式求解信号Ω(Xj -1)接选择器(3)的一个输入端，选择器(3)的输出接乘法器(2)的另一个输入端，乘法器(2)的输出分别接加法器(4)的一个输入端及选择器(5)的一个输入端，加法器(4)的输出接选择器(9)的一个输入端，选择器(5)的输出接乘法器(6)的一个输入端，乘法器(6)的输出分别接赋初值与三态功能电路(8)的一个输入端、选择器(11)的一个输入端和选择与触发电路(15)的第一输入端，赋初值与三态功能电路(8)的输出分别接选择器(9)的另一个输入端、选择器(3)的另一个输入端及选择与取倒数电路(14)的一个输入端，选择器(9)的输出接触发器(10)的输入端，触发器(10)的输出分别接选择器(11)的另一个输入端及静态存储器(13)的输入端，静态存储器(13)的输出分别接加法器(4)的另一个输入端及选择器(5)的另一个输入端，错误位置多项式求导信号Λ′(Xj -1)接选择与取倒数电路(14)的另一输入端，选择与取倒数电路(14)的输出分别接锁存器(12)的输入端及三路选择器(7)的第二输入端，锁存器(12)的输出分别接三路选择器(7)的第一输入端及选择与触发电路(15)的第二输入端，伴随多项式信号S(x)接三路选择器(7)的第三输入端和赋初值与三态功能电路(8)的另一个输入端，三路选择器(7)的输出接乘法器(6)的另一个输入端，选择与触发电路(15)的输出接静态存储器(16)的输入端，静态存储器(16)的输出分别接选择器(1)的另一个输入端及选择与触发电路(15)的第三输入端，选择器(11)选择输出错误位置多项式信号或错误值多项式信号或错误值信号给外部电路。