具有交错的局部互连结构的存储单元阵列

摘要

一种存储单元阵列(50)，包括制造于半导体衬底(54)上呈二维阵列的存储单元(52)，所述存储单元(52)系排列成定义行方向(67)的多行与定义列方向(69)的多列，每一列的存储单元(52)系包括多个交错的沟道区(58)与源极/漏极区(64)，导电性互连(72)系设置在每一源极/漏极区(64)的顶部且仅连接至另一源极/漏极区(64)，该另一源极/漏极区(64)是在毗邻该列的第二列内，所述导电性互连(64)系设置成使得每隔一个导电性互连(64)系将毗邻列连接至该列的右侧，且每隔一个导电性互连系将毗邻列连接至该列的左侧，多条源极/漏极控制线(70)则在存储单元(52)的毗邻列之间延伸且电性连接至每一连接毗邻列间的导电性互连(72)。

主权项

1.一种存储单元阵列(50)，包括：存储单元(52)的二维阵列，制造于半导体衬底(54)上，所述存储单元(52)排列成定义水平行方向(67)的多行存储单元(52)与定义垂直于该水平行方向(67)的列方向(69)的多列存储单元(52)；多个在该半导体衬底(54)内的绝缘体沟槽(62)，延伸于该列方向(69)，每一绝缘体沟槽(62)在两个相邻列存储单元(52)之间延伸；多个在该半导体衬底(54)内大体为矩形的沟道区(58)，每一沟道区(58)是在位于该沟道区(58)相对面上的两个绝缘体沟槽(62)之间沿水平行方向(67)延伸且在列方向(69)延伸两个半导体结，每一半导体结都是具有该衬底(54)的源极/漏极注入区(64)的结，且该结毗邻该沟道区(58)并在该沟道区(58)的相对面上；电荷储存单元(63)，设置在每一沟道区(58)的上方；多条字线(68)，每一字线(68)延伸横越一行存储单元(52)内每一电荷储存单元(63)的顶部，并且形成栅极电极于该行存储单元(52)内每一电荷储存单元(63)的上方；以及多条源极/漏极控制线(70)，在存储单元(52)的列之间沿着列方向(69)延伸且互连到多条导电性互连(72)，其中所述多条导电性互连(72)各自连接至仅仅一条源极/漏极控制线(70)且排列成交错图案，使得每一源极/漏极区(64)连接至仅仅一条导电性互连(72)且使得在每一沟道区(58)的列方向(69)的相对面上的两个源极/漏极区(64)分别通过所述导电性互连(72)的其中一条连接至隔开但毗邻的源极漏极控制线(70)。