| 主权项 |
1.一种放大器电路,包含: 至少一输入装置;以及 数个并联负载装置,其中数个负载装置之一部份集 合被组配以用一控制电路由该放大器电路电气式 地被去除。 2.如申请专利范围第1项所述之放大器电路,其中该 等数个负载装置包括低增益装置与高增益装置。 3.如申请专利范围第2项所述之放大器电路,其中该 等低增益装置与该等高增益装置以并联被耦合且 该等低增益装置被组配以由该等高增益装置盗取 电流。 4.如申请专利范围第2项所述之放大器电路,其中该 等高增益装置被组配为正回馈装置。 5.如申请专利范围第2项所述之放大器电路,其中该 控制电路包含耦合于该等输入装置与该等高增益 装置之控制节点间之一通带电晶体。 6.如申请专利范围第1项所述之放大器电路,其中将 电气式地被去除之负载装置的部份集合被组配为 高增益装置。 7.如申请专利范围第1项所述之放大器电路,其中未 被包括于将电气式地被去除之负载装置的部份集 合被组配为低增益装置。 8.如申请专利范围第1项所述之放大器电路,其中该 放大器电路被组配以容纳一第一作业模式而以负 载装置之部分集合电气式地被去除。 9.如申请专利范围第8项所述之放大器电路,其中该 放大器电路被组配以在该第二作业模式具有比在 该第一作业模式较高的增益。 10.一种差动放大器,包含: 一对差动输入电晶体; 耦合至该对差动输入电晶体之输出节点; 耦合至该等输出节点之第一对负载电晶体,该第一 对负载电晶体具有控制节点被组配以接受一控制 电压;以及 与该第一对负载电晶体并联耦合之第二对负载电 晶体,该第二对负载电晶体具有控制节点被组配以 被耦合一输出节点或一基准节点之一。 11.如申请专利范围第10项所述之差动放大器,进一 步包含耦合于该第二对负载电晶体之控制节点与 该等输出节点间之通带电晶体。 12.如申请专利范围第11项所述之差动放大器,进一 步包含耦合于该第二对负载电晶体之控制节点与 一基准节点间的通带电晶体。 13.一种积体电路,包含: 一输入埠; 一延迟锁定回圈;以及 一放大器电路,其被耦合于该输入埠与该延迟锁定 回圈间,该放大器电路包括多个可选择的负载装置 被组配以设定一放大器之增益范围。 14.如申请专利范围第13项所述之积体电路,其中其 中该放大器电路包含耦合至该输入埠之一对差动 输入电晶体。 15.如申请专利范围第14项所述之积体电路,其中该 等多个可选择的负载装置在该对差动输入电晶体 与一基准节点间以排极对源极被耦合。 16.如申请专利范围第15项所述之积体电路,其中该 等第一负载电晶体被组配为正回馈装置。 17.如申请专利范围第15项所述之积体电路,进一步 包含用以有条件地关闭该等第一负载电晶体之通 带电晶体。 18.如申请专利范围第15项所述之积体电路,进一步 包含以排极对源极并联地与该等第一负载电晶体 耦合之第二负载电晶体。 19.如申请专利范围第18项所述之积体电路,其中该 等第二负载电晶体共用一共同控制节点以在所选 择的增益范围内改变一增益。 20.一种电子系统,包含: 用以在一对时钟节点上产生一差动时钟信号之一 微处理器;以及 一记忆体装置,其包括具有一输入级被耦合至该对 时钟节点之一放大器电路与数个成并联之负载装 置,其中该等数个负载装置之一部份集合被组配以 用一负载装置电路由该放大器电路电气式地地被 去除。 21.如申请专利范围第20项所述之电子系统,其中该 等数个负载装置包括低增益装置与高增益装置。 22.如申请专利范围第21项所述之电子系统,其中该 等低增益装置与高增益装置以并联被耦合且该等 低增益装置被组配以由该等高增益装置盗取电流 。 23.如申请专利范围第21项所述之电子系统,其中该 等高增益装置被组配为正回馈装置。 24.一种用以放大信号之方法,包含: 在一差动放大器之输入节点接收一差动信号; 藉由电气式地添增或去除负载装置而选择该差动 放大器之一增益范围;以及 藉由将负载装置偏压而设定该差动放大器之一增 益。 25.如申请专利范围第24项所述之方法,其中选择一 增益范围包含电气式地以并联耦合正回馈负载装 置与低增益装置。 26.如申请专利范围第25项所述之方法,其中设定一 增益包含将该等低增益装置偏压以由该等正负载 装置盗取电流。 27.如申请专利范围第24项所述之方法,其中选择一 增益范围包含电气式地由与低增益装置成并联中 去除正回馈负载装置。 28.如申请专利范围第27项所述之方法,其中设定一 增益包含将该等低增益装置偏压。 图式简单说明: 第1图为一放大器之图; 第2图显示一放大器之电路示意图; 第3图显示第1图之放大器的第一作业模式; 第4图显示第1图之放大器的第二作业模式; 第5图显示一积体电路; 第6图显示依照本发明各种实施例之一系统图;以 及 第7图显示依照本发明各种实施例之一流程图。 |
