| 主权项 |
1.一种记忆体管理装置,包括:一快取记忆体,提供对一记忆库内容之存取;至少二个全域滙流排,提供该快取记忆体和该记忆库之并行存取;以及一快取记忆体控制器,经由该快取记忆体和该记忆库之并行存取维护该快取记忆体之记忆库之内容以回应对一实质上与一等待时间无关之记忆库之存取以更新记忆库之请求。2.如申请专利范围第1项之装置,尚包括:一标签缓冲器,耦合至该快取记忆体以将一快取记忆体线与该记忆库的一线路结合;以及一列解码器,耦合至该标签缓冲器以将储存于该标签缓冲器之一标签进行解码。3.如申请专利范围第1项之装置,尚包括一已使用位元(dirty bit)缓冲器,耦合至该快取记忆体以指示介于该快取记忆体的一线路与该记忆库的一线路之间之关系。4.如申请专利范围第1项之装置,其中该记忆库包括动态随机存取记忆体。5.如申请专利范围第1项之装置,其中该快取记忆体至少包括一第二记忆库之部分。6.如申请专利范围第1项之装置,其中该等至少二全域滙流排包括:一对全域滙流排,耦合至该快取记忆体以传输一位元;一第三区域滙流排,耦合至该快取记忆体以传输代表一第二位元之一信号;以及一电路,回应该信号与该位元之比较而经由该对全域滙流排之至少一滙流排将该第二位元写入至该快取记忆体。7.如申请专利范围第6项之装置,其中该写入电路包括实施耦合至第三滙流排以及耦合至该快取记忆体之XOR逻辑之电路。8.如申请专利范围第1项之装置,其中该等至少二全域滙流排包括耦合至该记忆库和该快取记忆体之二对全域滙流排。9.如申请专利范围第1项之装置,其中该快取记忆体控制器包括一电路,以在一周期之一写回阶段期间经由该等至少二全域滙流排之第一全域滙流排开启对该快取记忆体的写入存取,回应在该周期之读取阶段之后经由该至少二全域滙流排之第二全域滙流排关闭读取存取至该快取记忆体。10.如申请专利范围第1项之装置,其中该快取记忆体控制器包括实质上同时由该记忆库和该快取记忆体读取之电路。11.如申请专利范围第1项之装置,其中该快取记忆体控制器包括实质上同时写入该记忆库和写入该快取记忆体之电路。12.一种记忆体管理方法,包括下列步骤:接收对一记忆库之内容之存取的请求;维护一快取记忆体之记忆库之一内容;实质上平行存取该记忆库和该快取记忆体内容以回应该维护步骤以及回应该请求实质上与更新该记忆库之一等待时间无关。13.如申请专利范围第12项之方法,其中该接收包括当一更新步骤搁置时接收对该记忆库之存取的请求。14.如申请专利范围第12项之方法,其中该维护步骤包括:直接映射该记忆库的一线路至该快取记忆体内;以及储存与该记忆库的线路相关之一标签。15.如申请专利范围第12项之方法,其中该维护步骤包括决定一更新与该存取冲突。16.如申请专利范围第12项之方法,其中该存取包括从该记忆库的读取与从该快取记忆体的读取实质上同时。17.如申请专利范围第12项之方法,其中该存取包括写入该记忆库与写入该快取记忆体实质上同时。18.如申请专利范围第12项之方法,其中该存取包括:于一周期期间关闭对一第一全域滙流排之快取记忆体之读取存取;以及于关开读取存取之后的周期期间开启对一第二全域滙流排之快取记忆体之写入存取。19.一种记忆体管理系统,包括:一核心;以及一第一快取记忆体,耦合至该核心,该第一快取记忆体包括:一第二快取记忆体,提供对一记忆库内容之存取;至少二全域滙流排,提供对该第二快取记忆体和该记忆库之平行存取;一快取记忆体控制器,经由对该第二快取记忆体和该记忆库之并行存取而维护该第二快取记忆体之记忆库内客,以回应对该记忆库之存取实质上与等待时间无关的请求以更新该记忆库。20.如申请专利范围第19项之系统,其中该等至少二全域滙流排包括二对耦合至该记忆库和该第二快取记忆体的全域滙流排。21.如申请专利范围第19项之系统,其中该至少二全域滙流排包括:一对全域滙流排,耦合至该第二快取记忆体以传输一第一位元;一第三滙流排,耦合至该第二快取记忆体以传输代表一第二位元之信号;以及一电路,回应该信号与该第一位元之比较而经由该对全域滙流排之至少一滙流排将该第二位元写入该第二快取记忆体。22.如申请专利范围第19项之系统,其中该快取记忆体控制器包括:一电路,实质上同时从该记忆库和该第二快取记忆体读取;以及一电路,实质上同时写入该记忆库和写入该第二快取记忆体。23.一种记忆体管理系统,包括:一处理器;以及一记忆体装置,耦合至该处理器,该记忆体装置包括:一快取记忆体,提供对一记忆库内容之存取;至少二全域滙流排,提供对该快取记忆体和该记忆库之并行存取;一快取记忆体控制器,经由该快取记忆体和该记忆库之并行存取而维护该快取记忆体之记忆库内容以回应对该记忆库之存取实质上与等待时间无关的请求以更新该记忆库。24.如申请专利范围第23项之系统,其中该快取记忆体控制器包括:一电路,实质上同时从该记忆库和该快取记忆体读取;以及一电路,实质上同时写入该记忆库和写入该第二快取记忆体。25.如申请专利范围第23项之系统,其中该等至少二全域滙流排包括:一对全域滙流排,耦合至该快取记忆体以传输一第一位元;一第三滙流排,耦合至该快取记忆体以传输代表一第二位元之信号;以及一电路,回应该信号与该第一位元之比较而经由该对全域滙流排之至少一滙流排将该第二位元写入至该快取记忆体。26.一种包含指令之机器可读取媒体,该些指令当由一机器执行时,使该机器执行操作,包括:接收对一记忆库之内容之一存取请求;维护一快取记忆体之记忆库之内容;实质上平行以回应该维护步骤以及回应实质上与等待时间无关的该请求以更新该记忆库存取该记忆库和该快取记忆体内容。27.如申请专利范围第26项之机器可读取媒体,其中该维护步骤包括直接映射该记忆体的一线路至该快取记忆体内。28.如申请专利范围第27项之机器可读取媒体,其中该存取步骤包括:从该记忆库读取与从该快取记忆体读取实质上同时;以及写入该记忆库读取与写入该快取记忆体实质上同时。图式简单说明:图1描绘包括经由一滙流排耦合至一代理程式以及更新隐藏记忆体之嵌入式更新隐藏记忆体之一处理器。图2描绘更新隐藏记忆体之一具体实施例。图3描绘全域滙流以隐藏更新周期之一具体实施例。图4描绘全域滙流以隐藏更新周期之另一具体实施例。图5描绘隐藏更新周期之具体实施例流程图。图6a-h描绘隐藏更新周期之具体实施例详细流程图。图7a-f描绘隐藏更新周期之举例虚拟码具体实施例。图8描绘包括隐藏更新周期指令之一机器可读取媒体。 |
