| 主权项 |
1.一种数位相位频率监别电路(digital phase frequencydiscriminator,DPFD),其包含:一第一SR闩锁器,用来于被设定成一预定状态时产生一第一输出讯号,该第一SR闩锁器之第一输入端系用来接收一第一输入讯号;一第二SR闩锁器,用来于被设定成该预定状态时产生一第二输出讯号,该第二SR闩锁器之第一输入端系用来接收一第二输入讯号;一预定状态感测电路,电连接于该第一及第二SR闩锁器,用来感测该第一输出讯号及该第二输出讯号,并据以输出一RCM讯号;一第一预定状态控制电路,电连接于该预定状态感测电路及该第一SR闩锁器,用来依据该RCM讯号将该第一SR闩锁器设定成该预定状态,该第一预定状态控制电路包含一用来接收该第一输入讯号之第一输入端、及一用来接收该RCM讯号之第二输入端;以及一第二预定状态控制电路,电连接于该预定状态感测电路及该第二SR闩锁器,用来依据该RCM讯号将该第二SR闩锁器设定成该预定状态,该第二预定状态控制电路包含一用来接收该第二输入讯号之第一输入端、及一用来接收该RCM讯号之第二输入端。2.如申请专利范围第1项所述之数位相位频率监别电路,其另包含一第一延迟元件,连接于该第一预定状态控制电路之第一输入端及该第一SR闩锁器之第一输入端之间。3.如申请专利范围第2项所述之数位相位频率监别电路,其另包含一第二延迟元件,连接于该第二预定状态控制电路之第一输入端及该第二SR闩锁器之第一输入端之间。4.如申请专利范围第1项所述之数位相位频率监别电路,其中该预定状态感测电路包含一反且闸(NANDgate)。5.如申请专利范围第4项所述之数位相位频率监别电路,其中该反且闸包含二输入端,而该第一及第二SR闩锁器分别包含一Q输出讯号端,连接于该反且闸之二输入端。6.如申请专利范围第1项所述之数位相位频率监别电路,其中该预定状态感测电路包含一或闸(OR gate)。7.如申请专利范围第6项所述之数位相位频率监别电路,其中该或闸包含二输入端,而该第一及第二SR闩锁器分别包含一-Q输出讯号端,连接于该或闸之二输入端。8.如申请专利范围第1项所述之数位相位频率监别电路,其中该第一及第二SR闩锁器分别包含一对交错偶接之反或闸。9.如申请专利范围第1项所述之数位相位频率监别电路,其中该第一及第二SR闩锁器分别包含一对交错偶接之反且闸。10.如申请专利范围第1项所述之数位相位频率监别电路,其中该第一及第二预定状态控制电路分别包含一对交错偶接之反且闸。11.如申请专利范围第1项所述之数位相位频率监别电路,其中该第一及第二预定状态控制电路分别包含一对交错偶接之反或闸。图式简单说明:图一为习知一DPFD之电路图。图二为图一所显示之DPFD运作时,其内各个讯号之时序图。图三及图四为习知另二DPFD之电路图。图五为本发明之较佳实施例中一DPFD之电路图。图六为图五所显示之DPFD运作时,其内各个讯号之时序图。图七为本发明之第二实施例中一DPFD之电路图。图八为本发明之第三实施例中一DPFD之电路图。图九为图八所显示之DPFD运作时,其内各个讯号之时序图。图十为本发明之第四实施例中一DPFD之功能方块图。图十一为本发明之第五实施例中一DPFD之电路图。 |
