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Der integrierte Speicher gemäß der Erfindung umfaßt eine Schaltung zum Funktionstest des Speichers. Eine Registerschaltung (11) dient zur Speicherung einer Bitkombination (X0-Xn; Y0-Yn), mittels derer ein Adreßraum des Speichers in einzelne Adreßregionen (R1-Rk) unterteilbar ist. Eine Komprimierungseinheit (5), die von der Registerschaltung ansteuerbar ist, dient zum Empfang von aus den Speicherzellen (MC) ausgelesenen Testdaten. Diese generiert aus der Adresse eines empfangenen Testdatums eine komprimierte Adresse, die eine Adresse einer Adreßregion (R1-Rk) kennzeichnet, aus welcher das Testdatum ausgelesen wurde. Eine Speichereinheit (7) dient zur Speicherung mehrerer Bits (B1-Bk) einer komprimierten Bit Fail Map, wobei jedes der Bits einer unterschiedlichen Adreßregion (R1-Rk) zugeordnet ist und durch eines der Bits ein Fehlerdatum (F) innerhalb der zugeordneten Adreßregion registrierbar ist. Weiterhin ist eine Decoderschaltung (6) vorgesehen zum Empfang der komprimierten Adresse und zum Zugriff auf das der jeweiligen Adreßregion zugeordnete Bit der Speichereinheit (7) in Abhängigkeit von der komprimierten Adresse. Es ist eine kurze Auswertezeit eines Funktionstests des Speichers und eine flexible Anpassung an die individuelle Speichergröße ermöglicht.
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