| 主权项 |
1.一种微处理器,包含: 预先解码单元,该预先解码单元之组态被设定成接 收指令位元组,并产生对应的预先解码资讯; 耦合到该预先解码单元之一指令快取记忆体,该指 令快取记忆体之组态被设定成储存该等指令位元 组及对应于该等指令位元组之预先解码资讯; 载入/储存单元,该载入/储存单元之组态被设定成 接收资料位元组; 资料快取记忆体,该资料快取记忆体之组态被设定 成自该载入/储存单元接收并储存该等资料位元组 ;以及 第二阶快取记忆体,该第二阶快取记忆体之组态被 设定成自该指令快取记忆体接收并储存被舍弃的 指令位元组,并自该资料快取记忆体接收并储存被 舍弃的资料位元组,其中该第二阶快取记忆体之组 态被设定成接收并储存该等储存的被舍弃的指令 位元组之同位资讯及预先解码资讯,其中该第二阶 快取记忆体之组态被设定成接收并储存该等储存 的被舍弃的资料位元组之错误校正码位元。2.如 申请专利范围第1项之微处理器,进一步包含同位 位元产生及检查逻辑电路,该同位位元产生及检查 逻辑电路之组态被设定成:为传送到该第二阶快取 记忆体的指令位元组产生同位位元,并检查自该第 二阶快取记忆体传送的指令位元组之同位位元。3 .如申请专利范围第1项之微处理器,进一步包含错 误检查及校正逻辑电路,且该错误检查及校正逻辑 电路之组态被设定成:为传送到该第二阶快取记忆 体的资料位元组产生该等错误校正码位元,并检查 自该第二阶快取记忆体传送的资料位元组之该等 错误校正码位元。4.如申请专利范围第3项之微处 理器,其中该错误检查及校正逻辑电路之组态被设 定成利用该等错误校正码位元来校正自该第二阶 快取记忆体传送的该等资料位元组中之至少一个 位元错误。5.如申请专利范围第1项之微处理器,其 中该第二阶快取记忆体被分成若干快取线,其中该 等快取线包含第一储存区及第二储存区,其中每一 快取线之组态被设定成储存一个或多个指示位元, 用以指示:(a)各指令位元组系储存在该快取线的第 一储存区,且各预先解码位元及一同位位元系储存 在该快取线的第二储存区;或(b)各资料位元组系储 存在该快取线的第一储存区,且各错误校正码位元 系储存在该快取线的第二储存区。6.一种微处理 装置,包含: 处理器,该处理器之组态被设定成接收指令位元组 及资料位元组,其中该处理器之组态被设定成根据 该等指令位元组所形成的指令而对该等资料位元 组作业;以及 快取记忆体,该快取记忆体之组态被设定成自该处 理器接收并储存被舍弃的指令位元组及被舍弃的 资料位元组,其中该快取记忆体之组态被设定成接 收并储存该等储存的被舍弃的指令位元组之同位 资讯及预先解码资讯,其中该快取记忆体之组态被 设定成接收并储存该等储存的被舍弃的资料位元 组之错误校正码(ECC)位元。7.如申请专利范围第6 项之微处理装置,其中该快取记忆体之组态被设定 成:回应该处理器要求该等被舍弃的资料位元组, 而将该等被舍弃的资料位元组及对应的所储存ECC 位元提供给该处理器。8.如申请专利范围第6项之 微处理装置,其中该快取记忆体之组态被设定成: 回应该处理器要求该等被舍弃的指令位元组,而将 该等被舍弃的指令位元组以及对应的所储存同位 资讯及对应的所储存预先解码资讯提供给该处理 器。9.如申请专利范围第8项之微处理装置,其中该 处理器之组态被设定成:利用所传送的该预先解码 资讯,而不必产生新的预先解码资讯。10.如申请专 利范围第6项之微处理装置,其中该快取记忆体是 在与该处理器共同的晶粒上实施之第二阶快取记 忆体。11.如申请专利范围第6项之微处理装置,其 中该快取记忆体是在与该处理器不同的晶粒上实 施之第二阶快取记忆体。12.如申请专利范围第6项 之微处理装置,其中该快取记忆体包含若干快取线 ,其中每一快取线之组态被设定成储存一指示位元 ,用以指示该逻辑区段储存了指令位元组的预先解 码位元、或资料位元组的错误检查及校正位元。 13.如申请专利范围第12项之微处理装置,其中每一 快取线包含第一储存区及第二储存区,其中每一快 取线之组态被设定成储存指示位元,用以指示:(a) 各指令位元组系储存在该快取线的第一储存区,且 各预先解码位元及同位位元系储存在该快取线的 第二储存区;或(b)各资料位元组系储存在该快取线 的第一储存区,且各错误校正码(ECC)位元系储存在 该快取线的第二储存区。14.如申请专利范围第6项 之微处理装置,其中该处理器进一步包含同位位元 产生及检查逻辑电路,该同位位元产生及检查逻辑 电路之组态被设定成:为传送到该快取记忆体的指 令位元组产生该等同位位元,并检查自该快取记忆 体传送的指令位元组之该等同位位元。15.如申请 专利范围第6项之微处理装置,其中该处理器进一 步包含错误检查及校正逻辑电路,且该错误检查及 校正逻辑电路之组态被设定成:为传送到该快取记 忆体的资料位元组产生该等ECC位元,并检查自该快 取记忆体传送的资料位元组之该等ECC位元。16.如 申请专利范围第15项之微处理装置,其中该错误检 查及校正逻辑电路之组态被设定成利用该等ECC位 元来校正自该快取记忆体传送的该等资料位元组 中之至少一个位元错误。17.一种用以储存预先解 码资讯之方法,包含下列步骤: 接收指令位元组; 产生该等指令位元组之预先解码资讯; 将该等指令位元组及预先解码资讯储存在第一记 忆体中; 回应该等指令位元组在该第一记忆体中被盖写,而 将至少一部分的该等指令位元组及该预先解码资 讯连同同位资讯输出到第二记忆体; 接收资料位元组; 将该等资料位元组储存到第三记忆体;以及 回应该等资料位元组在该第三记忆体中被盖写,而 将至少一部分的该等资料位元组连同对应的错误 校正码资讯输出到该第二记忆体。18.如申请专利 范围第17项之用以储存预先解码资讯之方法,其中 该第二记忆体被分成若干快取线,其中该方法进一 步包含将一指示位元储存在该第二记忆体中之每 一快取线,其中该指示位元系用来指示该等预先解 码位元或该等错误校正码位元被储存在该快取线 中。19.如申请专利范围第18项之用以储存预先解 码资讯之方法,进一步包含下列步骤: 将每一逻辑区段的一指示位元储存在该第二记忆 体中,其中该指示位元系用来指示预先解码位元或 错误检查及校正位元被储存在该第二记忆体中。 20.如申请专利范围第18项之用以储存预先解码资 讯之方法,进一步包含下列步骤: 将至少一个所储存的同位位元以及该等指令位元 组之对应的储存部分及该预先解码资讯传送回该 处理器,其中该处理器之组态被设定成:如果该同 位位元是正确的,则使用所传送的该预先解码资讯 ,而不必产生新的预先解码资讯。21.一种电脑系统 ,包含: 主系统记忆体; 耦合到该主系统记忆体之记忆体控制器; 耦合到该记忆体控制器之微处理器,其中该微处理 器之组态被设定成接收指令位元组及资料位元组, 其中该微处理器之组态被设定成根据该等指令位 元组所形成的指令而对该等资料位元组作业;以及 快取记忆体,该快取记忆体之组态被设定成自该微 处理器接收并储存被舍弃的指令位元组及被舍弃 的资料位元组,其中该快取记忆体之组态被设定成 接收并储存该等储存的被舍弃的指令位元组之同 位资讯及预先解码资讯,且其中该快取记忆体之组 态被设定成接收并储存该等储存的被舍弃的资料 位元组之错误校正码位元。22.如申请专利范围第 13项之电脑系统,其中该记忆体控制器进一步包含 同位位元产生及检查逻辑电路,该同位位元产生及 检查逻辑电路之组态被设定成为传送进出该主系 统记忆体的位元组产生及检查同位位元。23.如申 请专利范围第13项之电脑系统,其中该记忆体控制 器进一步包含错误校正码产生及检查逻辑电路,该 错误校正码产生及检查逻辑电路之组态被设定成 为传送进出该主系统记忆体的位元组产生及检查 错误校正码位元。图式简单说明: 第1图是一般性x86指令格式之方块图。 第2图是有效罩盖的一实施例之方块图。 第3图是微处理器的一实施例之方块图。 第4图示出在第3图所示指令快取记忆体与第二阶 快取记忆体间之介面的一实施例之细节。 第5图示出第4图所示指令快取记忆体的一实施例 与第4图所示第二阶快取记忆体的一实施例间之关 系之细节。 第6图是一种用来储存第二阶快取记忆体中的预先 解码资讯的方法之一实施例之流程图。 第7A图及第7B图示出用来储存被舍弃的预先解码资 讯的系统之不同实施例。 第8A图及第8B图是用来储存被舍弃的预先解码资讯 的方法之不同实施例之流程图。 第9图示出用来储存被舍弃的预先解码资讯的系统 之另一实施例。 第10图示出采用第3图所示微处理器的电脑系统之 一实施例。 |
