| 主权项 |
1.一种快闪记忆体装置内之读取冗余组件,该组件包括:记忆胞阵列,该记忆胞阵列包含正常记忆胞阵列(412)与冗余记忆胞阵列(422);该正常记忆胞阵列(412)包含缺陷记忆胞与非-缺陷记忆胞,每个正常记忆胞具有输入/输出指定器与储存位址;正常第一记忆胞,包含正常记忆胞中之一个;第一位址,包含正常第一记忆胞之储存位址;缺陷第一记忆胞,包含缺陷记忆胞中之一个;缺陷位址,包含缺陷第一记忆胞之储存位址;解码电路(460),配置为回应缺陷第一记忆胞之输入/输出指定器,若该电路判定该第一位址为缺陷位址,则产生缺陷解码信号,该缺陷解码信号对应于该输入/输出指定器;该解码电路(460)更进一步配置为产生正常解码信号,若该电路判定该第一位址并非缺陷位址,该正常解码信号对应于该正常第一记忆胞之输入/输出指定器;具多工输出之多工器级(490),该多工器级配置为回应于正常第一记忆胞与反应于对应于正常第一记忆胞之输入/输出指定器之正常解码信号,选择与提供正常输出信号于多工第一输出,该多工第一输出为对应于正常第一记忆胞之输入/输出指定器之多工输出;以及该多工器级(490)更配置为回应冗余记忆胞与回应对应于缺陷第一记忆胞输入/输出指定器之缺陷解码信号,选择与提供一个冗余输出信号于多工第二输出,该多工第二输出为对应于缺陷第一记忆胞输入/输出指定器之多工输出。2.如申请专利范围第1项之快闪记忆体装置内之读取冗余组件,该组件更包含:配置为读取正常第一记忆胞之正常感测放大器(410);存取正常第一记忆胞,此存取正常第一记忆胞包含由该正常感测放大器(410)读取之正常第一记忆胞;存取位址,此存取位址包含存取正常第一记忆胞之储存位址;以及冗余感测放大器(420)。3.如申请专利范围第2项之快闪记忆体装置内之读冗余组件,其中:该正常感测放大器(410)更配置为读取存取之正常第一记忆胞之正常第一记忆胞于第一时间间隔,且于该第一时间间隔产生正常信号;冗余感测放大器(420),配置为读取冗余记忆胞(422)于第二时间间隔,且于该第二时间间隔产生冗余信号,该第二时间间隔大体上不超过该第一时间间隔。4.如申请专利范围第3项之快闪记忆体装置内之读取冗余组件,该组件更包含:位址匹配电路(450),配置为比较存取之位址与缺陷位址,该电路更配置为于第三时间间隔产生缺陷位址符合信号,若比较判定存取之位址为缺陷位址;以及位址匹配电路(450),更配置为于第三时间间隔产生非缺陷位址符合信号,若比较判定存取之位址并非缺陷位址,该第三时间间隔大体上不超过第一时间间隔。5.如申请专利范围第4项之快闪记忆体装置内之读取冗余组件,其中:该解码电路(460)更配置为回应于由该位址匹配电路所产生之缺陷位址符合信号,判定该第一位址为缺陷位址,该解码电路配置为于第四时间间隔产生此判定,该第四时间间隔大体上不超过该第一时间间隔;以及该解码电路(460)更配置为回应于由该位址匹配电路所产生之非缺陷位址符合信号,判定该第一位址并非缺陷位址,该解码电路配置为于第四时间间隔产生此判定。6.如申请专利范围第5项之快闪记忆体装置内之读取冗余组件,该组件更包含:一个或多个内容可寻址记忆体(CAMs)之第一阵列(432),该第一阵列配置为储存缺陷位址;以及一个或多个内容可寻址记忆体之第二阵列(432),该第二阵列配置为储存缺陷记忆胞之输入/输出指定器。7.一种快闪记忆体装置内之读取冗余组件,该组件包括:记忆胞阵列,该记忆胞包含正常记忆胞(412)与冗余记忆胞(422);该正常记忆胞(412)包含缺陷记忆胞与非缺陷记忆胞;储存字元,包含复数个正常记忆胞,于该储存字元中之每个正常记忆胞具有输入/输出指定器;储存字元之储存位址;缺陷字元,包含具有缺陷记忆胞之储存字元;非缺陷字元,包含具有非缺陷记忆胞之储存字元;缺陷位址,包含缺陷字元之储存位址;其特征为:一个或多个内容可寻址记忆体(CAMs)之第一阵列(432)配置为储存缺陷位址;一个或多个内容可寻址记忆体之第二阵列(432)配置为储存缺陷记忆胞之输入/输出指定器;位址核对电路(450),配置为比较储存位址与缺陷位址,该电路更配置为产生缺陷位址符合信号,若比较判定储存位址为缺陷位址;该位址核对电路(450)更配置为产生非缺陷位址符合信号,若比较判定储存位址并非缺陷位址;解码电路(460),配置为回应于具存取位址之缺陷字元之缺陷记忆胞输入/输出指定器与回应于缺陷位址符合信号,产生缺陷解码信号,该缺陷解码信号对应于该输入/输出指定器;该解码电路(460)更配置为回应于非缺陷位址符合信号,产生个别正常解码信号,该个别正常解码信号对应于具有存取之位址之非缺陷字元之个别非缺陷记忆胞之个别输入/输出指定器;具有多工输出之多工器级(490),该多工器级(490)配置为回应正常记忆胞与回应对应于此非缺陷字元之此个别非缺陷记忆胞输入/输出指定器之正常解码信号,选择与提供正常输出信号于多工第一输出,该多工第一输出为对应于此个别非缺陷记忆胞输入/输出指定器之多路输出;以及该多工器级(490)更配置为回应冗余记忆胞与回应对应于缺陷记忆胞输入/输出指定器之缺陷解码信号,选择与配置冗余输出信号于多工第二输出,该多工第二输出为对应于缺陷记忆胞输入/输出指定器之多路输出。8.一种于快闪记忆体装置内冗余读取之方法,该装置包含:记忆胞阵列,该记忆胞包含正常记忆胞(412)与冗余记忆胞(422);该正常记忆胞(412)包含缺陷记忆胞与非缺陷记忆胞;储存字元包含复数个正常记忆胞,于储存字元中之每个正常记忆胞具有输入/输出指定器;储存该字元之储存位址;配置为读取该储存之字元正常记忆胞(412)之正常感测放大器(410);包含具有由该正常感测放大器读取之正常记忆胞(412)之储存字元之存取字元;存取位址包含存取之字元之储存位址;冗余感测放大器(420):缺陷字元包含具有缺陷记忆胞之储存字元;非缺陷字元包含具有非缺陷记忆胞之储存字元;缺陷位址包含缺陷字元之储存位址;一个或多个内容可寻址记忆体(CAMs)之第一阵列(432),该第一阵列配置为储存缺陷位址;一个或多个内容可寻址记忆体之第二阵列(432),该第二阵列配置为储存缺陷记忆胞之输入/输出指定器;本方法包含行为有:于第一时间间隔以正常感测放大器(410)读取存取之字元之正常记忆胞(412);回应于此读取于第一时间间隔产生正常信号;于第二时间间隔以冗余感测放大器(420)读取冗余记忆胞(412);回应于此读取于第二时间间隔产生冗余信号,该第二时间间隔大体上不超过该第一时间间隔;于第三时间间隔比较存取之位址与缺陷位址,该第三时间间隔大体上不超过该第一时间间隔;若比较判定存取之位址为缺陷位址,则于第三时间间陪产生缺陷位址符合信号;若比较判定存取之位址并非缺陷位址,则于第三时间间隔产生非缺陷位址符合信号;回应于具有存取之位址之缺陷字元之缺陷记忆胞输入/输出指定器与回应于缺陷位址符合信号,于第四时间间隔产生缺陷解码信号,该缺陷解码信号对应于该输入/输出指定器,该第四时间间隔大体上不超过该第一时间间隔;回应于非缺陷位址符合信号,于第四时间间隔产生个别之正常解码信号,该个别之正常解码信号对应于具有存取之位址之非缺陷字元之个别非缺陷记忆胞个别输入/输出指定器;回应于正常信号与回应于对应于此非缺陷字元之此个别非缺陷记忆胞输入/输出指定器之正常解码信号,选择与提供正常输出信号于多工第一输出,此多工第一输出为对应于此个别非缺陷记忆胞输入/输出指定器之多工输出;以及回应于冗余信号与回应于对应于缺陷记忆胞输入/输出指定器之缺陷解码信号,选择与提供冗余输出信号于多工第二输出,该多工第二输出为对应于缺陷记忆胞输入/输出指定器之多工输出。图式简单说明:第1图为依据现今较佳具体实施例之记忆体区块图;第2图为依据第1图之记忆体之包含要阵列与冗余阵列之范例核心胞阵列;第3图为依据第1图之记忆体之范例CAM级与伴随输出电路之电路图;第4图为依据第1图之记忆体与第2图之范例核心胞阵列之区块图,显示一个范例CAM级阵列与伴随输出电路;第5图为区块图显示关联于第2图范例核心胞阵列之垂直阵列之范例CAM级群;以及第6图为本发明一个具体实施例之区块图;第7图为本发明多工器级最佳具体实施例之电路图。 |
