| 主权项 |
1.一种半导体基底制造方法,包含:一多孔形成步骤 ,形 成一多孔Si层于一Si基底至少一表面上;及一高多 孔性层 形成步骤,形成高多孔性层距多孔Si层中多孔Si表 面一相 等深度。2.如申请专利范围第1项之半导体基底制 造方法,其中高 多孔性层形成步骤有一离子植入步骤,以离子植入 于多孔 Si层而具特定突起范围。3.如申请专利范围第2项 之半导体基底制造方法,另包含 一非多孔层形成步骤,于离子植入步骤前形成一非 多孔层 于多孔层一表面上。4.如申请专利范围第2项之半 导体基底制造方法,其中离 子包含至少一种之钝气、氢及氮。5.如申请专利 范围第3项之半导体基底制造方法,另包含 一接合步骤以接合非多孔层及支承基底一起;及一 分开步 骤以于高多孔性层分开Si基底成二。6.如申请专利 范围第5项之半导体基底制造方法,其中以 热处理Si基底而进行分开步骤。7.如申请专利范围 第5项之半导体基底制造方法,其中以 垂直于表面之方向加压Si基底而进行分开步骤。8. 如申请专利范围第5项之半导体基底制造方法,其 中于 垂直表面之方向抽拉Si基底而进行分开步骤。9.如 申请专利范围第5项之半导体基底制造方法,其中 对 Si基底施加剪力而进行分开步骤。10.如申请专利 范围第3项之半导体基底制造方法,其中 非多孔层由单晶Si构成。11.如申请专利范围第3项 之半导体基底制造方法,其中 构成非多孔层之单晶矽具一氧化矽层于接合之表 面上。12.如申请专利范围第3项之半导体基底制造 方法,其中 非多孔层由单晶化合物半导体构成。13.如申请专 利范围第5项之半导体基底制造方法,其中 支承基底为一Si基底。14.如申请专利范围第5项之 半导体基底制造方法,其中 支承基底为一Si基底,其具一氧化矽层于欲接合之 表面上 。15.如申请专利范围第5项之半导体基底制造方法 ,其中 支承基底为一透光式基底。16.如申请专利范围第5 项之半导体基底制造方法,其中 以阳极接合、加压、热处理或其组合进行接合步 骤。17.如申请专利范围第5项之半导体基底制造方 法,另包 含一多孔Si除去步骤于分开步骤后,以除去露于接 合基底 表面上之多孔Si层并露出非多孔层。18.如申请专 利范围第17项之半导体基底制造方法,其中 以无电湿蚀刻进行多孔Si除去步骤,利用至少一种 之氢氟 酸,加入至少一种之酒精及过氧化氢水至氢氟酸所 得混合 液,缓冲氢氟酸,及加入至少一种酒精及过氧氢水 至缓冲 氢氟酸所得之混合液。19.如申请专利范围第17项 之半导体基底制造方法,另包 含一种整平步骤,于多孔Si除去步骤后整平非多孔 层之表 面。20.如申请专利范围第19项之半导体基底制造 方法,其中 整平步骤为含氢之气氛下热处理。21.如申请专利 范围第5项之半导体基底制造方法,其中 多孔形成步骤形成Si层于Si基底二侧上,接合步骤 二支承 基底至Si基底二侧上之多孔Si层。22.如申请专利范 围第5项之半导体基底制造方法,另包 含一第二非多孔层形成步骤于分开步骤后,以再形 成非多 孔层于多孔Si层表面上,及一第二离子植入步骤于 第二非 多孔层形成步骤后,以离子植入于多孔Si层而具特 定突起 范围,并形成高多孔性层于多孔Si层中。23.如申请 专利范围第1项之半导体基底制造方法,其中 进行阳极处理进行多孔形成步骤。24.如申请专利 范围第23项之半导体基底制造方法,其中 进行阳极处理于HF溶液中或HF溶液与酒精之混合物 中。25.如申请专利范围第1项之半导体基底制造方 法,其中 以改变多孔形成步骤中阳极处理之电流密度进行 高多孔性 层形成步骤。26.一种半导体基底,包含:一多孔Si层 ,形成于一Si基 底之一表面层;及一高多孔性层,形成于多孔Si层中 ,其 中高多孔性层存在之区位置距多孔Si层表面一相 等深等。27.如申请专利范围第26项之半导体基底, 其中,非多孔 Si层存在于多孔Si层表面上,及电极形成于非多孔Si 层表 面上及Si基底表面上,使半导体基板成一EL元件。 图示简 单说明:第一图A及第一图B为本发明第1较佳实施例 之 半导体基板制法说明示意图;第二图A至第二图C为 本发 明第2较佳实施例之半导体基板制法说明示意图; 第三图 A至第三图C为本发明第3较佳实施例之半导体基板 制法 说明示意图;第四图A至第四图F为本发明第4较佳实 施 例之半导体基板制法说明示意图;第五图A至第五 图F为 本发明第5较佳实施例之半导体基板制法说明示意 图;第 六图A至第六图E为已提议之半导体基板制法说明 示意图 ;第七图A至第七图E为已提议之半导体基板制法说 明示 意图;第八图A至第八图E为本发明第6较佳实施例之 半 导体基板制法说明示意图;第九图A至第九图G为本 发明 第7较佳实施例之半导体基板制法说明示意图;第 十图A 至第十图G为本发明第8较佳实施例之半导体基板 制法说 明示意图;第十一图A至第十一图B为阳极处理说明 示意 图;及第十二图A至第十二图D为一EL元件制程之截 面 图。 |
