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Systeme de tampon de memoire permettant d'effectuer un transfert en parallele de donnees entre un processeur a 8 bits (5) et une vaste memoire serielle (7) recirculant en continu, comprenant une memoire statique a acces selectif RAM (11) de 1024 mots par 20 bits. Vingt terminaux de donnees de la memoire RAM serielle (7) sont couples au moyen du premier circuit de commande (19) bidirectionnel aux terminaux correspondants de la memoire RAM statique (11). Trois groupes des terminaux de donnees de la memoire, RAM statique (11) sont multiplexes de maniere sequentielle dans un bus de donnees du processeur (5). Un circuit de commande permettant de commander les signaux produits par le processeur (5) et la memoire serielle comprend un premier (37) et un deuxieme (27) compteurs, dont les sorties sont appliquees a la memoire RAM statique (11) pour permettre au processeur (5) d'ecrire et de lire des informations dans la memoire RAM statique (11) et pour permettre a la memoire serielle (7) d'ecrire et de lire des informations dans la memoire RAM statique (11). |
