一种亚阈值低功耗的全加器

摘要

本发明提供一种亚阈值低功耗的全加器具有第一至第三输入端、进位输出端和加和输出端，所述全加器的最低工作电压小于等于0.21V，所述全加器包括，第一级电路，其输出端接第一节点，所述第一级电路用于输出进位相关信号；缓冲器，其输入端接所述第一节点，其输出端接第二节点，所述第二节点接所述进位输出端；第二级电路，其输入端接所述第二节点，所述第二级电路用于输出加和相关信号。本发明所述亚阈值低功耗的全加器适用于亚阈值低电压条件，电路工作条件覆盖所有的工艺角和苛刻的温度范围(-40℃至100℃)，克服了制造过程中工艺偏差带来的电路特性偏差，同时使得电路能够在不同环境下正常工作，适用于无线传感网络的节点电路。

主权项

一种亚阈值低功耗的全加器，具有第一至第三输入端、进位输出端和加和输出端，其特征在于，所述全加器的最低工作电压小于等于0.21V，所述全加器包括，第一级电路，其输出端接第一节点，所述第一级电路用于输出进位相关信号；缓冲器，其输入端接所述第一节点，其输出端接第二节点，所述第二节点接所述进位输出端；第二级电路，其输入端接所述第二节点，所述第二级电路用于输出加和相关信号；所述第一级电路包括第一级上拉单元和第一级下拉单元，所述第一级上拉单元连接于高电平端和所述第一节点之间，所述第一级下拉单元连接于低电平端和所述第一节点之间，所述第一级上拉单元用于输出高电平状态的进位信号，所述第一级下拉单元用于输出低电平状态的进位信号；所述第一级上拉单元包括第一至第五晶体管，其中，第一晶体管的源极接高电平端，其栅极接第一输入端；第二晶体管的源极接所述第一晶体管的漏极，所述第二晶体管的栅极接第二输入端；第三晶体管的源极接所述第二晶体管的漏极，所述第三晶体管的漏极接所述第一节点，所述第三晶体管的栅极接第一输入端；第四晶体管的源极接高电平端，其漏极接所述第一晶体管的漏极，所述第四晶体管的栅极接第二输入端；第五晶体管的源极接所述第四晶体管的漏极，所述第五晶体管的漏极接所述第一节点，所述第五晶体管的栅极接第三输入端；所述第一级下拉单元包括第六至第十晶体管，其中，第六晶体管的漏极接第一节点，其栅极接第三输入端；第七晶体管的漏极接第六晶体管的源极，所述第七晶体管的源极接低电平端，所述第七晶体管的栅极接第一输入端；第八晶体管的漏极接第六晶体管的源极，所述第八晶体管的源极接低电平端，所述第八晶体管的栅极接第二输入端；第九晶体管的漏极接第一节点，其栅极接第一输入端；第十晶体管的漏极接所述第九晶体管的源极，所述第十晶体管的源极接地，所述第十晶体管的栅极接第二输入端；所述第二级电路包括第二级上拉单元和第二级下拉单元，所述第二级上拉单元连接于高电平端和第三节点之间，所述第二级下拉单元连接于低电平端和第三节点之间，所述第二级上拉单元用于输出高电平状态的加和信号，所述第二级下拉单元用于输出低电平状态的加和信号，第三节点接所述加和输出端；所述第二级上拉单元包括第十一至第十七晶体管，其中，第十一晶体管的源极接高电平端，其栅极接第三输入端；第十二晶体管的源极接所述第十一晶体管的漏极，所述第十二晶体管的栅极接第二节点，所述第十二晶体管的漏极接第三节点；第十三晶体管的源极接高电平，其栅极接第一输入端，所述第十三晶体管的漏极接所述第十二晶体管的漏极；第十四晶体管的源极接高电平，其栅极接第二输入端，其漏极接所述第十三晶体管的漏极；第十五晶体管的源极接所述第十四晶体管的漏极，所述第十五晶体管的栅极接第一输入端；第十六晶体管的源极接所述第十五晶体管的漏极，第十六晶体管的栅极接所述第二输入端；第十七晶体管的源极接所述第十六晶体管的漏极，第十七晶体管的栅极接所述第三输入端，所述第十七晶体管的漏极接第三节点；所述第二级下拉单元包括第十八至第二十四晶体管，其中，第十八晶体管的漏极接第三节点，其栅极接第二节点；第十九晶体管的漏极接所述第十八晶体管的源极，所述第十九晶体管的栅极接第一输入端，所述第十九晶体管的源极接低电平端；第二十晶体管的漏极接所述第十八晶体管的源极，所述第二十晶体管的栅极接第二输入端，所述第二十晶体管的源极接低电平端；第二十一晶体管的漏极接所述第十八晶体管的源极，所述第二十一晶体管的栅极接第三输入端，所述第二十一晶体管的源极接低电平端；第二十二晶体管的漏极接第三节点，其栅极接第三输入端；第二十三晶体管的漏极接所述第二十二晶体管的源极，所述第二十三晶体管的栅极接所述第一输入端；第二十四晶体管的漏极接所述第二十三晶体管的源极，所述第二十四晶体管的栅极接所述第二输入端，所述第二十四晶体管的漏极接低电平端。