占空比调节电路

摘要

本发明涉及占空比调节电路，它包括一个50%占空比时钟产生电路、两个压控延迟线单元以及时钟边沿比较电路。本发明电路以输入时钟的一个边沿去确定输出时钟的一个边沿，仅移动时钟信号的另一个边沿去锁定占空比，输入时钟与输出时钟存在确定的相位关系；本发明电路基于延迟锁相环实现，是一种闭环结构的占空比调节电路，静态功耗低，电路结构简单，输出时钟的占空比误差小于0.5%，调节范围在20%-80%之间，整体电路的抖动小于100fs，比常规的占空比电路提高了3-5倍。

主权项

一种占空比调节电路，其特征在于含有：一个50%占空比时钟产生电路，产生占空比精确等于50%的输出时钟；第一压控延迟线单元，用于得到输出时钟下降沿信息；第二压控延迟线单元，用于得到输入时钟经过延迟后的上升沿信息；一个时钟边沿比较电路，用于比较输入时钟经过第一压控延迟线单元和第二压控延迟线单元后，得到时钟的边沿信息和输入时钟的边沿信息；其中，所述50%占空比时钟产生电路的输入端VCLK_UP与所述时钟边沿比较电路的输入端VCK1相连，同时与输入时钟信号VCLK_IN相接，所述50%占空比时钟产生电路的另一输入端VCLK_DOWN与所述第一压控延迟线单元的输出信号端Vdelay1_out相连，同时与第二压控延迟线单元的输入信号端Vdelay2_in相连，所述50%占空比时钟产生电路的输出端VCLK_ADJ与所述第一压控延迟线单元的输入信号端Vdelay1_in相连，并作为整个占空比调节电路的输出端口VCLK_OUT，所述第一压控延迟线单元的压控电压输入端Vdelay1_ctrl与所述第二压控延迟线单元的压控电压输入端Vdelay2_ctrl相连，同时与所述时钟边沿比较电路的输出端VCTRL相连，所述第二压控延迟线单元的输出信号端Vdelay2_out与所述时钟边沿比较电路的输入端VCK2相连。