| 主权项 |
1.一种记忆体子系统,包含:一时钟源用于供应一时钟;至少一记忆体与该时钟同步地作业;一控制器用于控制该资料被输入至该记忆体与由之输出;一资料信号线路用于在该控制器与该记忆体间传输资料信号;一时钟信号线路与该资料信号线路并联地被配置用于传输该时钟至该记忆体;以及一资料选通脉冲信号线路与该资料信线路并联地被配置用于传输一资料选通脉冲信号至该控制器;其中该控制器由该时钟源被供应该时钟并在回应于该时钟之转变边缘下输出该写出资料至该记忆体;该记忆体在回应于该资料选通脉冲信号之转变边缘下输出该读取资料至该控制器;该时钟信号线路与该资料信号线路包括一时钟延迟电路用于以一预定数量延迟该时钟;该资料选通脉冲信号线路包括一资料选通脉冲延迟电路用于以一预定数量延迟该资料选通脉冲信号;该记忆体包括一资料输入电路用于在该被接收时钟之该转变边缘取还该写出资料;以及该控制器包括一资料输入电路用于在该被接收资料选通脉冲信号之该转变边缘取还该读取资料。2.如申请专利范围第1项所述之记忆体子系统,其中该预定延迟量为等于该写出资料与该读取资料最小转变期间之一半的时间长度。3.如申请专利范围第1项所述之记忆体子系统,其中该时钟延迟电路与该资料选通脉冲延迟电路具有长的配线,用于加长经由该时钟信号线路与该资料选通脉冲信号线路被传输之该等信号的传播时间。4.如申请专利范围第2项所述之记忆体子系统,其中该时钟延迟电路与该资料选通脉冲延迟电路具有长的配线,用于加长经由该时钟信号线路与该资料选通脉冲信号线路被传输之该等信号的传播时间。5.如申请专利范围第1项所述之记忆体子系统,其中该时钟延迟电路与该资料选通脉冲延迟电路为使用一延迟元件之延迟线路。6.如申请专利范围第1项所述之记忆体子系统,其中该时钟信号线路与该资料选通脉冲信号线路以彼此成阻抗被相配。7.如申请专利范围第1项所述之记忆体子系统,其中该时钟延迟电路与该资料选通脉冲延迟电路在该控制器与该记忆体间分别被叠于该时钟信号线路与该资料选通脉冲信号线路上。8.如申请专利范围第1项所述之记忆体子系统,其中该时钟延迟电路与该资料选通脉冲信号延迟电路被置于该控制器外侧与该记忆体外侧。9.如申请专利范围第1项所述之记忆体子系统,其中该时钟信号线路由该控制器延伸至该记忆体,且该控制器输出由该时钟源被供应之该时钟至该时钟信号线路。10.如申请专利范围第1项所述之记忆体子系统,其中该用于由该时钟源供应时钟至该控制器之信号线路被分支且被连接于该时钟信号线路。11.如申请专利范围第1项所述之记忆体子系统,其中该用于由该时钟源供应至该控制器之信号线路与用于由该时钟源供应时钟至该控制器之信号线路成并联地被配置。12.如申请专利范围第1项所述之记忆体子系统,其中该资料选通脉冲信号为被该记忆体接收之时钟,该记忆体在传输该读取资料至该控制器时于该被接收时钟之一转变边缘改变该读取资料,且该资料选通脉冲信号线路在该记忆体之邻处被连接于该时钟。13.一种记忆体子系统,包含:一时钟源用于供应一时钟;至少一记忆体与该时钟同步地作业;一控制器用于控制该资料被输入至该记忆体与由之输出;一资料信号线路用于在该控制器与该记忆体间传输资料信号;以及一时钟信号线路与该资料信号线路并联地被配置用于传输该时钟至该记忆体;其中该控制器由该时钟源被供应该时钟并在回应于该时钟之转变边缘下输出该写出资料至该记忆体;该时钟信号线路与该资料信号线路包括一时钟延迟电路用于以一预定数量延迟该时钟;该记忆体包括一资料输入电路用于在该被接收时钟之该转变边缘取还该写出资料;以及该预定延迟量为等于该写出资料与该读取资料最小转变期间之一半的时间长度。14.一种记忆体子系统,包含:一时钟源用于供应一时钟;至少一记忆体与该时钟同步地作业;一控制器用于控制该资料被输入至该记忆体与由之输出;一资料信号线路用于在该控制器与该记忆体间传输资料信号;以及一资料选通脉冲信号线路与该资料信线路并联地被配置用于传输一资料选通脉冲信号至该控制器;其中该记忆体在回应于该资料选通脉冲信号之一转变边缘下输出该读取资料至该控制器;该资料选通脉冲信号线路包括一资料选通脉冲延迟电路用于以一预定数量延迟该资料选通脉冲信号;该控制器包括一资料输入电路用于在该被接收资料选通脉冲信号之该转变边缘取还该读取资料;以及该预定延迟量为等于该写出资料与该读取资料最小转变期间之一半的时间长度。图式简单说明:第一图为显示一记忆体子系统之惯用构造的图例;第二图A,第二图B为显示一记忆体子系统之同步化计画所用之惯用构造的图例;第三图为显示在第二图之系统中资料输入/输出作业的时间图;第四图为显示双向选通脉冲计画所用之系统构造图;第五图为显示双向选通脉冲计画所用之系统写出资料传输作业的时间图;第六图为显示双向选通脉冲计画所用之系统读取资料传输作业的时间图;第七图为显示无方向性选通脉冲计画之惯用系统构造图;第八图为显示无方向性选通脉冲计画所用之惯用系统写出资料传输作业的时间图;第九图为显示无方向性选通脉冲计画所用之惯用系统读取资料传输作业的时间图;第十图为显示使用有DLL电路之移位时钟产生电路的构造图;第十一图A,第十一图B为显示依据本发明第一实施例之记忆体子系统的构造图;第十二图为显示该第一实施例之基本构造图;第十三图为显示依据该第一实施例之写出资料传输作业的时间图;第十四图为显示依据该第一实施例之读取资料传输作业的时间图;第十五图A,第十五图B为显示依据本发明第二实施例之记忆体子系统的构造图;第十六图为显示依据本发明第三实施例之记忆体子系统的构造图;第十七图为显示依据该第三实施例之写出资料传输作业的时间图;以及第十八图为显示依据该第三实施例之读取资料传输作业的时间图; |
