| 主权项 |
1.一种静电放电保护电路,至少包括: 一第一第一型电晶体; 一第一第二型电晶体; 一第二第二型电晶体,其中上述第一第一型电晶体 之汲极与上述第一第二型电晶体之汲极耦接于一 输出入埠,上述第一第二型电晶体之源极耦接于上 述第二第二型电晶体之汲极,且上述第一第一型电 晶体之源极耦接一第一电源线,上述第二第二型电 晶体之源极耦接一第二电源线,于正常操作时,上 述第一第二型电晶体之闸极系耦接至上述第一电 源线,上述第二第二型电晶体之闸极受控于一前置 驱动器;以及 一静电放电感测电路,用以侦测上述输出入埠是否 发生一静电放电事件,当上述静电放事件发生于上 述输出入埠时,用以将上述第一第二型电晶体之闸 极及上述第二第二型电晶体之闸极耦接上述第二 电源线。 2.如申请专利范围第1项所述之静电放电保护电路, 更包括: 一冗余电路,具有一第二第一型电晶体、一第三第 二型电晶体及一第四第二型电晶体,其中上述第二 第一型电晶体之汲极与上述第三第二型电晶体之 汲极耦接于上述输出入埠,上述第三第二型电晶体 之源极耦接于上述第四第二型电晶体之汲极,且上 述第二第一型电晶体之源极耦接收上述第一电源 线,上述第四第二型电晶体之源极及闸极连接至上 述第二电源线,于正常操作时,上述第三第二型电 晶体之闸极系耦接至上述第一电源线;以及 一反相电路,耦接于上述静电放电感测电路,当上 述静电放事件发生于上述输出入埠时,用以将上述 第一第二型电晶体之闸极及第三第二型电晶体之 闸极耦接上述第二电源线。 3.如申请专利范围第2项所述之静电放电保护电路, 其中上述反相电路由一两输入端之反或闸所组成, 一输入端为耦接上述第二电源线,另一输入端受控 于上述静电放电感测电路。 4.如申请专利范围第3项所述之静电放电保护电路, 其中组成上述反相电路之反或闸具有一第三第一 型电晶体、一第四第一型电晶体及一第五第二型 电晶体,上述第三第一型电晶体及第五第二型电晶 体之闸极彼此耦接于一点并接收上述静电放电感 测电路之输出端,而上述第四第一型电晶体之闸极 、源极及汲极分别耦接上述第二电源线、上述第 一电源线及上述第三第一型电晶体之源极,且上述 第三第一型电晶体及第五第二型电晶体之汲极彼 此耦接于上述第一第二型电晶体及第三第二型电 晶体之闸极。 5.如申请专利范围第1项所述之静电放电保护电路, 其中,上述前置驱动器包括: 一电压位移器,用以接收一第一信号,转换上述第 一信号之位准电压値,并输出一电压转换信号;以 及 一反或闸,受控于上述静电放电感测电路与电压位 移器,于正常操作时,上述反或闸依据上述电压转 换信号以控制上述第二第二型电晶体之闸极,当上 述静电放电事件发生于上述输出入埠时,上述反或 闸依据上述静电放电感测电路以使上述第二第二 型电晶体之闸极耦接上述第二线。 6.如申请专利范围第5项所述之静电放电保护电路, 其中上述电压位移器具有一第五第一型电晶体、 一第六第一型电晶体、一第六第二型电晶体及一 第七第二型电晶体,其中上述第六第二型电晶体及 第七第二型电晶体之闸极接收上述第一信号,上述 第五第一型电晶体之闸极、上述第六第一型电晶 体之汲极及上述第七第二型电晶体之汲极彼此耦 接,上述第五第一型电晶体及第六第一型电晶体之 源极皆耦接上述第一电源线,上述第六第二型电晶 体及第七第二型电晶体之源极皆耦接上述第二电 源线,且上述第五第一型电晶体之汲极、上述第六 第一型电晶体之闸极及上述第六第二型电晶体之 汲极耦接于一点并输出上述电压转换信号。 7.如申请专利范围第5项所述之静电放电保护电路, 其中上述反或闸具有一第七第一型电晶体、一第 八第一型电晶体、一第八第二型电晶体以及一第 九第二型电晶体,上述第七第一型电晶体之闸极与 第八第二型电晶体之闸极耦接于上述静电放电感 测电路,上述第八第一型电晶体之闸极与第九第二 型电晶体之闸极耦接于电压位移器,且上述第七第 一型电晶体之源极耦接于上述第八第一型电晶体 之汲极,上述第六第一型电晶体之源极耦接上述第 一电源线,上述第八第二型电晶体之源极及上述第 九第二型电晶体之源极耦接接上述第二电源线,上 述第七第一型电晶体之汲极与上述第八第二型电 晶体及第九第二型电晶体之汲极耦接于上述第二 第二型电晶体之闸极。 8.如申请专利范围第1项所述之静电放电保护电路, 其中上述静电放电感测电路耦接于上述第一电源 线,且系由复数第二型电晶体所串接而成,每一上 述复数第二型电晶体之汲极及闸极彼此耦接,并依 据上述第一电源线之电压値以感测上述输出入埠 是否发生静电放电。 9.一种静电放电保护电路,至少包括: 一第一第一型电晶体; 一第一第二型电晶体; 一第二第二型电晶体,其中上述第一第一型电晶体 之汲极与上述第一第二型电晶体之汲极耦接于一 输出入埠,上述第一第二型电晶体之源极耦接于上 述第二第二型电晶体之汲极,且上述第一第一型电 晶体之源极耦接一第一电源线,上述第二第二型电 晶体之源极耦接一第二电源线; 一静电放电感测电路,用以侦测上述输出入埠是否 发生一静电放电事件; 一第一反或闸,受控于上述第二电源线及一第一信 号,以输出端输出一第二信号,且上述第二信号之 逻辑位准与上述第一信号之逻辑位准互为反相; 一第一反相电路,耦接于上述第一反或闸,接收上 述第二信号,输出一第三信号,且上述第三信号之 逻辑位准与上述第二信号之逻辑位准互为反相; 一电压位移器,用以接收上述第三信号,转换上述 第三信号之位准电压値,并输出一电压转换信号; 一第二反或闸,受控于上述静电放电感测电路与电 压位移器,于正常操作时,上述第二反或闸依据上 述电压转换信号以控制上述第二第二型电晶体之 闸极,当上述静电放电事件发生于上述输出入埠时 ,上述第二反或闸依据上述静电放电感测电路以使 上述第二第二型电晶体之闸极耦接上述第二电源 线;以及 一第二反相电路,耦接于上述静电放电感测电路, 当上述静电放事件发生于上述输出入埠时,用以将 上述第一第二型电晶体之闸极耦接上述第二电源 线; 10.如申请专利范围第9项所述之静电放电保护电路 ,更包括: 一冗余电路,具有一第二第一型电晶体、一第三第 二型电晶体及一第四第二型电晶体,其中上述第二 第一型电晶体之汲极与上述第三第二型电晶体之 汲极耦接于上述输出入埠,上述第三第二型电晶体 之源极耦接于上述第四第二型电晶体之汲极,且上 述第二第一型电晶体之源极耦接收上述第一电源 线,上述第四第二型电晶体之源极及闸极连接至上 述第二电源线,于正常操作时,上述第三第二型电 晶体之闸极系耦接至上述第一电源线,当上述静电 放电事件发生于上述输出入埠发生时,上述第二反 相电路用以将上述第三第二型电晶体之闸极耦接 上述第二电源线。 11.如申请专利范围第9项所述之静电放电保护电路 ,其中上述静电放电感测电路耦接于上述第一电源 线,且系由复数第二型电晶体所串接而成,每一上 述复数第二型电晶体之汲极及闸极彼此耦接,并依 据上述第一电源线之电压値以感测上述输出入埠 是否发生静电放电。 12.如申请专利范围第9项所述之静电放电保护电路 ,其中上述第一反相电路具有一第三第一型电晶体 及一第五第二型电晶体,上述第三第一型电晶体及 第五第二型电晶体之闸极彼此耦接于一点并接收 上述第二信号,而上述第三第一型电晶体之源极耦 接一第三电源线,上述第五第二型电晶体之源极耦 接上述第二电源线,且上述第三第一型电晶体及第 五第二型电晶体之源极彼此耦接于一点并输出上 述第三信号。 13.如申请专利范围第9项所述之静电放电保护电路 ,其中上述电压位移器具有一第四第一型电晶体、 一第五第一型电晶体、一第六第二型电晶体及一 第七第二型电晶体,其中上述第七第二型电晶体之 闸极接收上述第三信号,上述第六第二型电晶体之 闸极接收上述第二信号,且上述第四第一型电晶体 之闸极、上述第五第一型电晶体之汲极及上述第 七第二型电晶体之汲极彼此耦接,上述第四第一型 电晶体及第五第一型电晶体之源极皆耦接上述第 一电源线,上述第六第二型电晶体及第七第二型电 晶体之源极皆耦接上述第二电源线,且上述第四第 一型电晶体之汲极、上述第五第一型电晶体之闸 极及上述第六第二型电晶体之汲极耦接于一点并 输出上述电压转换信号。 14.如申请专利范围第9项所述之静电放电保护电路 ,其中上述第二反或闸具有一第六第一型电晶体、 一第七第一型电晶体、一第八第二型电晶体以及 一第九第二型电晶体,上述第六第一型电晶体之闸 极与第八第二型电晶体及之闸极耦接于上述静电 放电感测电路,上述第七第一型电晶体之闸极与第 九第二型电晶体之闸极耦接于电压位移器,且上述 第六第一型电晶体之源极耦接于上述第七第一型 电晶体之汲极,上述第七第一型电晶体之源极耦接 上述第一电源线,上述第八第二型电晶体之源极及 上述第九第二型电晶体之源极耦接接上述第二电 源线,上述第六第一型电晶体之汲极与上述第八第 二型电晶体及第九第二型电晶体之汲极耦接于上 述第二第二型电晶体之闸极。 15.如申请专利范围第9项所述之静电放电保护电路 ,其中上述第二反相电路由一两输入端之反或闸所 组成,一输入端为耦接上述第二电源线,另一输入 端受控于上述静电放电感测电路。 16.如申请专利范围第15项所述之静电放电保护电 路,其中组成上述第二反相电路之反或闸具有一第 八第一型电晶体、一第九第一型电晶体及一第十 第二型电晶体,上述第八第一型电晶体及第十第二 型电晶体之闸极彼此耦接于一点并接收上述静电 放电感测电路之输出端,而上述第九第一型电晶体 之闸极、源极及汲极分别耦接上述第二电源线、 上述第一电源线及上述第八第一型电晶体之源极, 且上述第八第一型电晶体及第十第二型电晶体之 汲极彼此耦接于上述第一第二型电晶体及第三第 二型电晶体之闸极。 17.如申请专利范围第12项所述之静电放电保护电 路,其中上述第一电源线之电压値大于上述第三电 源线之电压値。 18.一种静电放电保护方法,适用于一主驱动电路, 其中上述主驱动电路具有一第一第一型电晶体、 一第一第二型电晶体及一第二第二型电晶体,其中 上述第一第一型电晶体之汲极与上述第一第二型 电晶体之汲极耦接于一输出入埠,上述第一第二型 电晶体之源极耦接于上述第二第二型电晶体之汲 极,且上述第一第一型电晶体之源极耦接一第一电 源线,上述第二第二型电晶体之源极耦接一第二电 源线: 侦测上述输出入埠是否发生一静电放电事件;以及 当上述输出入埠发生上述静电放电事件,耦接上述 第一第二型电晶体之闸极及第二第二型电晶体之 闸极至上述第二电源线,否则,上述第一第二型电 晶体之闸极耦接于上述第一电源线且上述第二第 二型电晶体之闸极受控于一前置驱动器。 19.如申请专利范围第18项所述静电放电保护方法, 其中,上述输出入埠是否发生静电放电事件,系藉 由侦测上述第一电源线之电压値是否达到一既定 値。 图式简单说明: 第1图表示习知技术中互补式金氧半电晶体(CMOS)积 体电路之耐高压输出入电路图。 第2图系表示根据本发明实施例所述之互补式金氧 半电晶体(CMOS)体电路之耐高压输出入电路之方块 图。 第3图表示本发明实施例之互补式金氧半电晶体( CMOS)积体电路之耐高压输出入电路图。 |
