| 主权项 |
1.一种用于阻止于一半导体装置中所产生的缺陷 之传播的保护结构,该结构包括: 一深沟槽隔离,其形成于该半导体装置之一记忆体 储存区域与该半导体装置之一逻辑电路区域之间, 该深沟槽隔离系由一绝缘材料所填充; 其中该深沟槽隔离防止该逻辑电路区域中产生的 晶体缺陷之传播传入该记忆体储存区域。 2.如申请专利范围第1项之结构,其中该深沟槽隔离 形成于一浅沟槽隔离之下,该浅沟槽隔离系用于使 该记忆体储存区域中含有的装置电气隔离于该逻 辑电路区域中含有的装置。 3.如申请专利范围第1项之结构,其进一步包括围绕 该记忆体储存区域的复数个深沟槽隔离。 4.如申请专利范围第3项之结构,其中该等复数个深 沟槽隔离进一步包括: 一内部边缘及一外部边缘,其中该外部边缘中包含 的个别深沟槽隔离被配置以邻近于该内部边缘中 包含的个别深沟槽隔离之间的间隙。 5.如申请专利范围第1项之结构,其中该记忆体储存 区域包括一动态随机存取记忆体阵列区域。 6.如申请专利范围第5项之结构,其中该DRAM阵列区 域包含复数个深沟槽储存电容器。 7.如申请专利范围第6项之结构,其中该逻辑电路区 域进一步包含: 复数个CMOS装置;以及 一高剂量杂质层,其植入于该逻辑电路区域之一基 板内,该高剂量杂质层用于抑制该等复数个CMOS装 置之间的寄生双极电晶体活动。 8.一种嵌入式动态随机存取记忆体(eDRAM)装置,其包 括: 一逻辑电路区域; 一记忆体储存区域,其嵌入于该逻辑电路区域内; 一浅沟槽隔离,其用于使该记忆体储存区域内所包 含的装置电气隔离于该逻辑电路区域内所包含的 装置;以及 一深沟槽隔离,其形成于该浅沟槽隔离之下,该深 沟槽隔离用于防止该逻辑电路区域内所产生的晶 体缺陷之传播传入该记忆体储存区域中。 9.如申请专利范围第8项之eDRAM装置,其中该浅沟槽 隔离围绕该记忆体储存区域。 10.如申请专利范围第9项之eDRAM装置,其进一步包括 围绕该记忆体储存区域的复数个深沟槽隔离。 11.如申请专利范围第10项之eDRAM装置,其中该等复 数个深沟槽隔离进一步包括: 一内部边缘及一外部边缘,其中该外部边缘中包含 的个别深沟槽隔离被配置以邻近于该内部边缘中 包含的个别深沟槽隔离之间的间隙。 12.如申请专利范围第11项之eDRAM装置,其中该记忆 体储存区包含复数个深沟槽储存电容器。 13.如申请专利范围第12项之eDRAM装置,其中该逻辑 电路区域进一步包含: 复数个CMOS装置;以及 一高剂量杂质层,其植入于该逻辑电路区域之一基 板内,该高剂量杂质层用于抑制该等复数个CMOS装 置之间的寄生双极电晶体活动。 14.一种用于阻止于一半导体装置中所产生的缺陷 之传播的方法,该方法包括: 在该半导体装置之一记忆体储存区域与该半导体 装置之一逻辑电路区域之间形成一深沟槽隔离,该 深沟槽隔离系由一绝缘材料所填充; 其中该深沟槽隔离防止该逻辑电路区域中所产生 的晶体缺陷之传播传入该记忆体储存区域。 15.如申请专利范围第14项之方法,其中该深沟槽隔 离形成于一浅沟槽隔离之下,该浅沟槽隔离系用于 使该记忆体储存区域中含有的装置电气隔离于该 逻辑电路区域中含有的装置。 16.如申请专利范围第14项之方法,其进一步包括形 成复数个深沟槽隔离,以围绕该记忆体储存区域。 17.如申请专利范围第16项之方法,其进一步包括: 配置该等复个数深沟隔离用于形成一内部边缘及 一外部边缘,其中该外部边缘中包含的个别深沟槽 隔离被配置以邻近于该内部边缘中包含的个别深 沟槽隔离中间的间隙。 18.如申请专利范围第14项之方法,其中该记忆体储 存区域包括一DRAM阵列区域。 19.如申请专利范围第18项之方法,其中该DRAM阵列区 域包含复数个深沟槽储存电容器。 20.如申请专利范围第19项之方法,其中该逻辑电路 区域进一步包含: 复数个CMOS装置;以及 一高剂量杂质层,其植入该逻辑电路区域之一基板 内,该高剂量杂质层用于抑制该等复数个CMOS装置 之间的寄生双极电晶体活动。 图式简单说明: 图1为一现有嵌入式DRAM(eDRAM)装置之一侧视断面图, 具体而言其说明一DRAM阵列区域与一逻辑电路区域 之间的介面; 图2为一eDRAM装置之一侧视断面图,其特征为:有一 深沟槽隔离位于一DRAM阵列区域与一逻辑电路区域 之间; 图3为一可能的配置组态之一顶视断面图,用于围 绕一DRAM阵列区域的深沟槽隔离;以及 图4(a)至4(d)为图2及3中所示的深沟槽隔离之各种可 能的图案。 |
