| 主权项 |
1.一种制造积体电路之钨插塞内连线之方法,该方法至少包含的步骤为:形成一未掺杂氧化层于底材上以做为绝缘之用;形成一掺杂氧化层于该未掺杂氧化层上;执行第一热制程以便将该掺杂氧化层再热流;形成一接触孔洞于该掺杂氧化层内;形成一非晶矽层于该掺杂氧化层上及该接触孔洞之表面上;执行第二热制程以回复蚀刻损坏并转换该非晶矽层成为多晶矽层;形成钛层于该多晶矽层之上;形成氮化钛层于该钛层之上;执行第三热制程以便将该多晶矽和该钛层反应,因而在该氮化钛层之下产生矽化钛层;形成钨层于该氮化钛层之上并且回填到该接触孔洞中;且移除部分之该钨层以曝露出该氮化钛层,因而形成该钨插塞。2.如申请专利范围第1项之方法,其中在形成该钨插塞之后更包含了下述步骤:形成一导电层于该氮化钛层之上;且蚀刻该导电层,该氮化钛层和该矽化钛层以定义出金属线。3.如申请专利范围第2项之方法,其中上述之导电层包含铝。4.如申请专利范围第2项之方法,其中上述之导电层包含铜。5.如申请专利范围第2项之方法,其中上述之导电层包含合金。6.如申请专利范围第1项之方法,其中在该第一热制程之后更包含了回蚀该掺杂氧化层。7.如申请专利范围第1项之方法,其中上述之未掺杂氧化层包含TEOS-氧化层。8.如申请专利范围第1项之方法,其中上述之未掺杂氧化层包含非掺杂之矽玻璃。9.如申请专利范围第1项之方法,其中上述之掺杂氧化层包含BPSG。10.如申请专利范围第1项之方法,其中上述之第一热制程在温度大约750到1000摄氏温度时执行。11.如申请专利范围第1项之方法,其中上述之第二热制程在温度大约800到1050摄氏温度时执行。12.如申请专利范围第1项之方法,其中上述之第三热制程在温度大约650到750摄氏温度时执行。13.如申请专利范围第1项之方法,其中上述之非晶矽层形成之厚度约为10到50nm。14.一种制造积体电路之钨插塞的方法,该方法至少包含的步骤为:提供一未掺杂氧化层于底材上;提供一掺杂氧化层并且其具有形成于该未掺杂氧化层上之接触孔洞;形成一非晶矽层于该掺杂氧化层上及该接触孔洞之表面上;执行热制程以复原蚀刻损坏并转换该非晶矽层成为多晶矽层;形成一钛层于该多晶矽层之上;形成一氮化钛层于该钛层之上;反应该多晶矽层和该钛层以便在该氮化钛层之下产生一矽化钛层;形成该钨插塞于该接触孔洞内。15.如申请专利范围第14项之方法,其中上述之未掺杂氧化层包含TEOS-氧化物。16.如申请专利范围第14项之方法,其中上述之未掺杂氧化层包含非掺杂矽玻璃。17.如申请专利范围第14项之方法,其中上述之掺杂氧化层包含BPSG。18.如申请专利范围第14项之方法,其中上述之热制程在温度大约800到1050摄氏温度时执行。19.如申请专利范围第14项之方法,其中上述之非晶矽层形成之厚度约为10到50nm。图式简单说明:第一图为先前技术半导体晶圆之截面视图,例举了依照本发明在半导体底材上形成电晶体之步骤;第二图为先前技术半导体晶圆之截面视图,例举了依照本发明在半导体底材上形成掺杂氧化层和未掺杂氧化层之步骤;第三图为半导体晶圆之截面视图,例举了依照本发明执行热退火之步骤;第四图为半导体晶圆之截面视图,例举了依照本发明形成接触孔洞之步骤;第五图为半导体晶圆之截面视图,例举了依照本发明形成非晶矽层之步骤;第六图为半导体晶圆之截面视图,例举了依照本发明执行RTP之步骤;第七图为半导体晶圆之截面视图,例举了依照本发明形成能障金属之步骤;第八图为半导体晶圆之截面视图,例举了依照本发明执行RTP之步骤;第九图为半导体晶圆之截面视图,例举了依照本发明形成钨层之步骤;第十图为半导体晶圆之截面视图,例举了依照本发明移除部分钨层之步骤;且第十一图为半导体晶圆之截面视图,例举了依照本发明形成金属线之步骤。 |
