基于FPGA的并行配置电路

摘要

本实用新型涉及一种基于FPGA的并行配置电路，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。本实用新型的配置控制模块可以同时配置多个配置链，也可以根据需要对所需的配置链进行选择。

主权项

一种基于FPGA的并行配置电路，其特征在于，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。