双分离栅快闪存储器阵列的列译码电路

摘要

一种双分离栅快闪存储器阵列的列译码电路，包括预译码单元，用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元；位线组单元，包含有多根连接外部驱动单元与存储阵列的位线及多个控制开关，所述位线包含有连接至存储阵列的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述控制开关基于预译码单元提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元与存储阵列的连接。本发明列译码电路的双分离栅快闪存储器阵列以较为简单的电路结构实现了不同存储列的位线复用，从而减小了列译码电路的面积，并降低存储器的成本。

主权项

一种双分离栅快闪存储器阵列的列译码电路，其特征在于，包括预译码单元及位线组单元，其中：所述预译码单元用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元；所述位线组单元包含有多根连接外部驱动单元与存储阵列的位线及多个控制开关，所述位线包含有连接至存储阵列的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述位线组单元中的控制开关基于预译码单元提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元与存储阵列的连接。