| 主权项 |
1.一种半导体元件封装体,其包含有:一板,具有形成在该板的上方和下方表面上而由导电金属制成的金属纹路、形成在该下方表面上的凹穴和连接至该凹穴的开孔;一半导体晶片,系由黏着装置结合至该板的下方表面上,使得该晶片的合接垫暴露于该开孔内;电镀层,形成在该板的侧边表面上,并电连接至该等金属纹路上;以及一种包封装置,用以包封住电连接部份。2.根据申请专利范围第1项之半导体元件封装体,其中该半导体晶片的合接垫是设置在该半导体晶片之有效表面的中心处。3.根据申请专利范围第1项之半导体元件封装体,其中该开孔是形成为贯穿过该板的中心处,而该半导体晶片则是设置在该板的凹穴内。4.根据申请专利范围第2项之半导体元件封装体,其中该开孔是形成为贯穿过该板的中心处,而该半导体晶片则是设置在该板的凹穴内。5.根据申请专利范围第1项之半导体元件封装体,其中该电镀层是延伸至该板的上方和下方表面上。6.根据申请专利范围第1项之半导体元件封装体,其中该等金属纹路是形成在该板的上方和下方表面二者上,而形成在上方表面上之金属纹路是由该等电镀层加以电连接至下方表面上的金属纹路上。7.根据申请专利范围第1项之半导体元件封装体,其中该合接垫是利用线结合方法电连接至该等电镀层上。8.根据申请专利范围第1项之半导体元件封装体,其中该黏着装置是一种非导电性的黏着剂。9.根据申请专利范围第1项之半导体元件封装体,其中该半导体晶片的一个下方表面是暴露于该包封装置之外。10.根据申请专利范围第1项之半导体元件封装体,其中该板具有形成在上方和下方表面上的金属纹路、形成在中心处的开孔和形成在下方表面上的凹穴,而该等金属纹路是由该等电镀层加以互相电连接起来,该半导体晶片是结合至该板上成为使得该等合接垫暴露于该开孔内,而该半导体晶片是设置在该板的凹穴内,该板的开孔和凹穴是充填以EMC。11.根据申请专利范围第1项之半导体元件封装体,其中该板是藉由将一第二板结合至一第一板之上方表面上而形成的,而该等金属纹路是形成在第一板和第二板之间。12.根据申请专利范围第11项之半导体元件封装体,其中该等金属纹路是部份地暴露于第二板的凹穴内,而该等金属纹路的暴露部份是电连接至该等合接垫上。13.根据申请专利范围第11项之半导体元件封装体,其中该半导体晶片是结合至第一板的下方表面上,而该晶片的侧边和下方表面则是暴露于外。14.根据申请专利范围第12项之半导体元件封装体,其中该半导体元件封装体中包括有金属纹路暴露出部份的电连接装置是以EMC加以包封住的。15.根据申请专利范围第11项之半导体元件封装体,其中该板在上方、侧边和下方表面上具均有电镀层,而该等金属纹路则是电连接至该等电镀层上。16.根据申请专利范围第1项之半导体元件封装体,其中该半导体晶片的合接垫是设置在该半导体晶片之一有效表面的边缘处。17.根据申请专利范围第11项之半导体元件封装体,其中该半导体晶片是结合至第一板的上方表面上。18.根据申请专利范围第16项之半导体元件封装体,其中该半导体晶片是结合至第一板的上方表面上。19.根据申请专利范围第1项之半导体元件封装体,其中该板包含有该等金属纹路是形成在其上方表面上的第一板和结合至第一板之上方表面上的第二板,该凹穴是形成在该第二板的中心处上,该开孔是形成在第一板的中心处,该等金属纹路是电连接至该等电镀层上,该等合接垫是暴露于该第二板的凹穴内,该半导体晶片是结合至第一板的下方表面上,而该板的凹穴和开孔内均充填以EMC。20.一种半导体元件封装体的制造方法,包含有下列步骤:(a)制备一片板,在其上方和下方表面上设有导电的金属纹路;(b)形成一凹穴于该下方表面上、一连接至该凹穴的开孔和贯穿过该板的贯穿孔,并形成电镀层,其等系由该等贯穿孔之电镀内侧壁加以电连接至该等金属纹路上;(c)沿着该等贯穿孔的贯穿孔来切割该板,而使其仍保留住该等电连接至金属纹路上的电镀层;(d)将该半导体晶片结合至该板的下方表面上,使得该晶片的合接垫能暴露于该开孔内;(e)利用导电线将该等金属纹路连接至该等合接垫上;以及(f)以EMC来包封住该封装体的电连接部份。21.根据申请专利范围第20项之半导体元件封装体的制造方法,其中该以EMC来包封电连接部份的步骤是由转送模制法所完成的。22.根据申请专利范围第20项之半导体元件封装体的制造方法,其中该以EMC来包封电连接部份的步骤是由罐制法所完成的。23.根据申请专利范围第20项之半导体元件封装体的制造方法,其中该切割板的步骤是由机械式冲压方法所完成的。24.一种半导体元件封装体的制这方法,包含有下列步骤:(a)制备一片第一板,在其上方表面上形成有金属纹路;(b)将一片具有一凹穴的第二板结合至第一板的上方表面,而使得第一板上的金属纹路能够部份地暴露于外;(c)形成贯穿过该等第一和第二板的贯穿孔,并在该等贯穿孔的内侧壁、第一板的下方表面和第二板的上方表面上形成电镀层,使得该等电镀层电连接至该等金属纹路上;(d)沿着该等贯穿孔垂直地切割该等第一和第二板;(e)在该第一板上形成一开孔;(f)将一半导体晶片结合至第一板的下方表面上,而使得该晶片的合接垫暴露于该第一板的开孔内;(g)以导电性金属线将该等金属纹路连接至该等接合垫上;以及(h)以EMC来包封住该封装体的电连接部份。25.根据申请专利范围第24项之半导体元件封装体的制造方法,其中该第二板是在该凹穴形成在第二板上之后,在该将第二板结合第一板上的步骤中结合至第一板的上方表面上。26.根据申请专利范围第24项之半导体元件封装体的制造方法,其中该凹穴是在该第二板上结合至第一板之上方表面之后,在该将第二板结合第一板上的步骤中形成在第二板上的。27.一种其中有多个半导体元件封装体垂直堆叠起来的堆叠封装体,该半导体元件封装体包含有:一片板,具有由导电金属制成的金属纹路、形成在下方表面上的凹穴和连接至该凹穴的开孔;一半导体晶片,系由黏着装置结合至该板上,使得该晶片的合接垫暴露于该开孔内,且该等合接垫是由导电性金属线加以电连接至该等金属纹路上;电镀层,形成在该板的侧边表面上,是用来做为外部连接装置,且系电连接至该等金属纹路上;以及包封装置,用以包封住该半导体晶片的电连接部份,其中在一上方半导体元件封装体和一下方半导体元件封装体之间的电连接是藉由以导电性黏着装置来将该等半导体元件封装体的电镀层加以结合起来而达成的,而最下方的半导体元件封装体则是电连接至外部装置上。图式简单说明:第一图是一剖面图,用以显示一个习用的BGA封装体。第二图是一分解外观图,用以显示出一个根据本发明之一实施例的半导体元件封装体。第三图是第二图中之半导体元件封装体的剖面图。第四图a至第四图f是剖面图,用以显示出根据本发明之一实施例的半导体元件封装体的制造步骤。第五图是一剖面图,用以显示出根据本发明之另一实施例的半导体元件封装体。第六图a至第六图f是剖面图,用以显示出根据本发明之另一实施例的半导体元件封装体的制造步骤。第七图是一剖面图,用以显示出根据本发明之另一实施例的半导体元件封装体。第八图是一剖面图,用以显示出使用根据本发明之一实施例半导体元件封装体的堆叠封装体。第九图是一剖面图,用以显示出使用根据本发明之另一实施例半导体元件封装体的堆叠封装体。第十图是一剖面图,用以显示出使用根据本发明之另一实施例半导体元件封装体的堆叠封装体。 |
