一种9级十位流水线ADC电路

摘要

本发明为一种9级十位流水线ADC电路，在模块电路的设计中，为了避免普通CMOS开关导通电阻变化引入的非线性，首先，ADC整体结构上，使用9级流水线单元，每级采用相同的1.5位结构，使得电路更加模块化。使用数字校正技术放宽子模数转换器SubADC设计要求，降低非理想因素的影响。其次，对模块电路进行优化设计以减小ADC误差。使用单电容采样保持电路和栅压自举开关，提高采样线性度和精度；采用运放失调消除的开关电容MDAC电路结构，提高余量产生放大精度；数字校正使用全加器电路实现，结构简单。

主权项

一种有数字校正模块的流水线ADC电路，包括采样保持电路，9级流水单元处理模块，时钟产生电路模块，延时处理模块和数字校正模块，其特征在于：该保持采样电路采用翻转围绕式电路结构，整个电路在采样相和保持相只使用一个电容；该9级流水单元处理模块用于将采样的模拟信号转换为10位的数字信号；该时钟产生电路模块用于产生2相非重叠时钟信号；该延时处理模块用于将9个流水线单元输出的数字信号对齐；该数字校正模块用于对每一单元的数字输出叠位相加完成校正。