| 主权项 |
1.一种半导体封装结构,该半导体封装结构系设置于一第一基板上,其包含有:一第二基板,其具有一第一表面与一第二表面;一晶片,设置于该第二基板之该第一表面;复数个沿一第一方向排成一列之第一焊球(bondingball),设置于该第二基板之该第二表面,并且该等第一焊球系用来将该第二基板连接至该第一基板;以及至少一虚设焊块(dummy bonding bar),设置于该第二基板之该第二表面并连接于该第一基板,用以避免该半导体封装结构倾斜。2.如申请专利范围第1项之半导体封装结构,其中该第二表面之形状系为一矩形,而该第一方向系平行于该第二表面之长边。3.如申请专利范围第2项之半导体封装结构,其中该虚设焊块之最大宽度系约略垂直于该第二表面之长边,以避免该半导体封装结构倾斜。4.如申请专利范围第3项之半导体封装结构,其中该第二表面之短边的宽度系小于1000微米。5.如申请专利范围第1项之半导体封装结构,其中该虚设焊块系包含有一平坦之第三表面,连接于该第一基板,以避免该半导体封装结构倾斜。6.如申请专利范围第1项之半导体封装结构,其中该半导体封装结构另包含有复数个第一焊垫,分别设置于各该第一焊球与该第二表面之间,以及至少一个虚设焊垫,设置于该虚设焊块与该第二表面之间。7.如申请专利范围第5项之半导体封装结构,其中该半导体封装结构另包含有复数个第二焊垫,设置于该第二基板之该第二表面,以及复数个第二焊球,分别设置于该等第二焊垫上,并且该等第二焊球系与该等第一焊球交错设置。8.如申请专利范围第7项之半导体封装结构,其中该虚设焊块之高度系与各该第一焊球以及各该第二焊球之高度相同。9.如申请专利范围第7项之半导体封装结构,其中各该第一焊球、各该第二焊球以及该虚设焊块均系包含有含铅之锡金属并且熔点大约是180~235℃。10.如申请专利范围第9项之半导体封装结构,其中各该第一焊垫、各该第二焊垫以及该虚设焊垫均系包含有不含铅之锡金属并且熔点大约是180~235℃。11.如申请专利范围第1项之半导体封装结构,其中该第一基板系包含有一积层式印刷电路板、一共烧陶瓷基板、一薄膜沉积基板或一玻璃基板。12.如申请专利范围第1项之半导体封装结构,其中该晶片系为一影像感测晶片(image sensor chip)。13.一种半导体封装结构之制造方法,其包含有:提供一基板,其具有一第一表面与一第二表面;形成复数个第一焊球于该基板之该第一表面上,并且该等第一焊球系沿一第一方向排成一列;形成至少一虚设焊块于该基板之该第一表面之上;以及提供一晶片,并将该晶片设置于该基板之该第二表面,其中该虚设焊块系用来避免该半导体封装结构倾斜。14.如申请专利范围第13项之方法,其中该方法另包含有:提供一印刷电路板,并将该印刷电路板经由该等第一锡球与该虚设焊块而连接于该基板。15.如申请专利范围第14项之方法,其中该虚设焊块系包含有一平坦之第三表面,连接于该印刷电路板,以避免该半导体封装结构倾斜。16.如申请专利范围第13项之方法,其中于形成该等第一焊球与该虚设焊块之前,该方法另包含有:形成复数个第一焊垫于该基板之该第一表面上,该等第一焊垫系沿该第一方向排成一列,用以放置各该第一焊球;以及形成至少一个虚设焊垫于该基板之该第一表面上,用以放置该虚设焊块。17.如申请专利范围第16项之方法,其中该方法另包含有:形成复数个第二焊垫于该基板之该第一表面上,该等第二焊垫系沿该第一方向排成一列,并且该等第二焊垫系与该等第一焊垫交错设置;以及于各该第二焊垫之表面分别形成一第二焊球。18.如申请专利范围第17项之方法,其中各该第一焊球、各该第二焊球以及该虚设焊块均系包含有含铅之锡金属并且熔点大约是180~235℃。19.如申请专利范围第18项之方法,其中各该第一焊垫、各该第二焊垫以及该虚设焊垫均系包含有不含铅之锡金属并且熔点大约是180~235℃。20.如申请专利范围第17项之方法,其中该虚设焊块之高度系与各该第一焊球以及各该第二焊球之高度相同。21.如申请专利范围第13项之方法,其中该第一表面之形状系为一矩形,而该第一方向系平行于该第一表面之长边。22.如申请专利范围第21项之方法,其中该第一表面之短边的宽度系小于1000微米。23.如申请专利范围第21项之方法,其中该虚设焊块之最大宽度系约略垂直于该第一表面之长边。24.如申请专利范围第13项之方法,其中该晶片系为一影像感测晶片。25.如申请专利范围第13项之方法,其中该基板系包含有一积层式印刷电路板、一共烧陶瓷基板、一薄膜沉积基板或一玻璃基板。图式简单说明:图一系为习知之一半导体封装结构之底视图。图二系为图一所示之半导体封装结构沿切线2-2'之剖面示意图。图三系为习知具有单排锡球之半导体封装结构的剖面示意图。图四系为本发明第一实施例之半导体封装结构的底视图。图五系为图四所示之半导体封装结构沿切线5-5'之剖面示意图。图六系为图四所示之半导体封装结构沿切线6-6'之剖面示意图。图七系为本发明第二实施例之半导体封装结构的底视图。图八至图十一系为本发明之半导体封装结构的制造方法示意图。图十二系为本发明第三实施例之半导体封装结构的底视图。 |
