| 主权项 |
1.一种摄影机系统,该摄影机系统包括:一控制信号产生装置,其中该控制信号产生装置可装设在一摄影机系统上,该摄影机系统将数位的影像资料输入一影像用半导体记忆体电路,再藉一控制电路读出被记忆于该影像用半导体记忆体电路上的数位资料,该控制信号产生装置当前述影像用半导体记忆体电路正在进行读取转送或写入转送时,会输出控制信号;以及一泛用记忆体介面装置,其中该泛用记忆体介面装置会接收一泛用半导体记忆体的控制信号,该摄影机系统当前述控制电路无法输出前述控制信号时,就藉该泛用半导体记忆体的控制信号,在前述影像用半导体记忆体电路上做存取。2.一种影像用半导体记忆体电路,该影像用半导体记忆体电路包括:一记忆储存格阵列,其中该记忆储存格阵列包括一X解码器方法,一写入用Y解码器方法,一与该写入用Y解码器方法连接的写入用资料暂存器,一读取用Y解码器方法,及一与该读取用Y解码器方法连接的读取用资料暂存器,该记忆储存格阵列记忆数位资料;一位址产生方法,其中该位址产生方法透过一输入端接受一外部位址,供给以该外部位址为基础的位址给前述写入用Y解码器方法,读取用Y解码器方法,及X解码器方法;一输入方法,其中该输入方法与前述写入用资料暂存器连接,该输入方法有一输入端;一输出方法;其中该输出方法与前述读取用资料暂存器连接,该输出方法有一输出端;一记忆体控制信号产生装置,其中该记忆体控制信号产生装置接受从外部来的影像用记忆体控制信号,该记忆体控制信号产生装置与前述写入用Y解码器方法,读取用Y解码器方法,X解码器方法,输入方法及输出方法连接,该记忆体控制信号产生装置会产生为了执行记忆体存取之控制信号;以及一待机信号产生装置,其中该待机信号产生装置与该记忆体控制信号产生装置连接,该待机信号产生装置在前述记忆储存格阵列的读取转送动作或写入转送动作期间,会对外部输出待机信号。3.如申请专利范围第2项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一泛用记忆体介面装置,其中该泛用记忆体介面装置与前述记忆体控制信号产生装置连接,接受一泛用记忆体的控制信号,供应给前述记忆体控制信号产生装置。4.如申请专利范围第2项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一自我重清方法,其中该自我重清方法与前述记忆体控制信号产生装置及前述待机信号产生装置连接,使影像用半导体记忆体电路做自我重清,前述待机信号产生装置,在前述记忆储存格阵列的读取转送动作或写入转送动作或自我重清动作期间,会对外部输出待机信号。5.如申请专利范围第3项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一自我重清方法,其中该自我重清方法与前述记忆体控制信号产生装置及前述待机信号产生装置连接,使影像用半导体记忆体电路做自我重清,前述待机信号产生装置,在前述记忆储存格阵列的读取转送动作或写入转送动作或自我重清动作期间,会对外部输出待机信号。6.如申请专利范围第3项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一外部切分信号输入端,其中该外部切分信号输入端与前述记忆体控制信号产生装置及前述泛用记忆体介面装置连接,该外部切分信号输入端接受一外部切分信号,该外部切分信号系用来识别外部来的输入信号是前述影像用记忆体控制信号还是泛用记忆体的控制信号。7.如申请专利范围第6项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一I/O低致能装置,其中该I/O低致能装置具有前述输入方法及输出方法各好几个,该I/O低致能装置回应前述外部切分信号,使前述好几个输入方法及输出方法当中至少一部分呈低致能状态。8.如申请专利范围第5项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一控制信号切分装置,其中该控制信号切分装置有一输入端,该输入端共同接受前述影像用记忆体控制信号及泛用记忆体的控制信号,该控制信号切分装置回应前述外部切分信号,而识别以共同端接受的信号是前述影像用记忆体控制信号还是泛用记忆体的控制信号若是该影像用记忆体控制信号的话,则输入前述记忆体控制信号产生装置;若是前述泛用记忆体的控制信号,则输入前述泛用记忆体介面装置。9.一种影像用半导体记忆体电路,该影像用半导体记忆体电路包括:一记忆储存格阵列,其中该记忆储存格阵列包括一X解码器方法,一Y解码器方法,一与该Y解码器方法连接的资料暂存器,该记忆储存格阵列记忆数位资料;一位址产生方法,其中该位址产生方法透过一输入端接受一外部位址,供给以该外部位址为基础的位址给该Y解码器方法及X解码器方法;一输出入方法,其中该输出入方法包括一输出入端,该输出入方法与前述资料暂存器连接;一记忆体控制信号产生装置,其中该记忆体控制信号产生装置接受从外部来的影像用记忆体控制信号,该记忆体控制信号产生装置与前述Y解码器方法,X解码器方法及输出入方法连接,该记忆体控制信号产生装置会产生为了执行记忆体存取之控制信号;以及一待机信号产生装置,其中该待机信号产生装置与该记忆体控制信号产生装置连接,该待机信号产生装置在前述记忆储存格阵列的读取转送动作或写入转送动作期间,会对外部输出待机信号。10.如申请专利范围第9项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一泛用记忆体介面装置,其中该泛用记忆体介面装置与前述记忆体控制信号产生装置连接,接受该泛用记忆体的控制信号,供应给前述记忆体控制信号产生装置。11.如申请专利范围第9项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一自我重清方法,其中该自我重清方法与前述记忆体控制信号产生装置及前述待机信号产生装置连接,使影像用半导体记忆体电路做自我重清,前述待机信号产生装置,在前述记忆储存格阵列的读取转送动作或写入转送动作或自我重清动作期间,会对外部输出待机信号。12.如申请专利范围第10项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一自我重清方法,其中该自我重清方法与前述记忆体控制信号产生装置及前述待机信号产生装置连接,使影像用半导体记忆体电路做自我重清,前述待机信号产生装置,在前述记忆储存格阵列的读取转送动作或写入转送动作或自我重清动作期间,会对外部输出待机信号。13.如申请专利范围第10项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一外部切分信号输入端,其中该外部切分信号输入端与前述记忆体控制信号产生装置及前述泛用记忆体介面装置连接,该外部切分信号输入端接受一外部切分信号,该外部切分信号系用来识别外部来的输入信号是前述影像用记忆体控制信号还是泛用记忆体的控制信号。14.如申请专利范围第13项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一I/O低致能装置,其中该I/O低致能装置具有前述输入方法及输出方法各好几个,该I/O低致能装置回应前述外部切分信号,使前述好几个输入方法及输出方法当中至少一部分呈低致能状态。15.如申请专利范围第12项所述之影像用半导体记忆体电路,其中该影像用半导体记忆体电路还包括:一控制信号切分装置,其中该控制信号切分装置有一输入端,该输入端共同接受前述影像用记忆体控制信号及泛用记忆体的控制信号,该控制信号切分装置回应前述外部切分信号,而识别以共同端接受的信号是前述影像用记忆体控制信号还是泛用记忆体的控制信号若是该影像用记忆体控制信号的话,则输入前述记忆体控制信号产生装置;若是前述泛用记忆体的控制信号,则输入前述泛用记忆体介面装置。图示简单说明:第一图系表示本发明的摄影机系统之图;第二图系表示传统的摄影机系统之图;第三图系表示传统的FRAMmbox之图;第四图系表示根据本发明的FRAM之图;第五图系表示传统的FRAM的读取动作之图;第六图系表示传统的FRAM的写入动作之图;第七图系表示本发明的FRAM的读取动作之图;第八图系表示本发明的FRAM的写入动作之图;第九图系表示本发明的第一实施例之图;第十图系表示本发明的第二实施例之图;第十一图系表示本发明的第三实施例之图;第十二图系表示本发明的第四实施例之图;第十三图系表示本发明的第五实施例之图;第十四图系表示本发明的第六实施例之图;第十五图系表示本发明的第七实施例之图;第十六图系表示本发明的第八实施例之图;第十七图系表示本发明的第九实施例之图;第十八图系表示本发明的第十实施例之图;第十九图系表示本发明的第十一实施例之图;第二十图系表示本发明的第十二实施例之图;第二一图系表示本发明的第十三实施例之图;以及第二二图系表示本发明的第十四实施例之图。 |
