发明名称 半导体元件及其制造方法
摘要 当进行用以形成柱状电极(10)之电镀防蚀膜(23)之曝光时,首先,为使用柱状电极形成用之第一曝光遮罩(24),对于半导体元件形成区域(21)以及对准图样形成区域(22)进行阶段性曝光。接着,使用对准用柱状电极形成用之第二曝光遮罩(25),仅对于对准图样形成区域(22)进行曝光。藉此,为仅将柱状电极(10)形成在半导体元件形成区域(21),且仅将对准用柱状电极(10a)形成在对准图样形成区域(22)。
申请公布号 TWI248144 申请公布日期 2006.01.21
申请号 TW093114867 申请日期 2004.05.26
申请人 ?尾计算机股份有限公司 发明人 伸治;伊藤智宏;横山茂;桑原治
分类号 H01L21/60 主分类号 H01L21/60
代理机构 代理人 何金涂 台北市大安区敦化南路2段77号8楼;何秋远 台北市大安区敦化南路2段77号8楼
主权项 1.一种半导体元件,其特征在于具备有: 半导体基板(2),其系具有多数之半导体元件形成区 域(21)、以及具有与前述半导体元件形成区域相同 平面尺寸之对准图样形成区域(22); 多数之柱状电极(10),系被形成在前述各个半导体 元件形成区域(21)内; 以及个数为少于被形成在前述各个半导体元件形 成区域(21)上之柱状电极(10)的对准用柱状电极(10a 、10b、10c),其系被形成前述对准图样形成区域(22) 上。 2.如申请专利范围第1项之半导体元件,其中前述对 准用柱状电极(10a、10b、10c)之平面形状系为与前 述柱状电极(10)之平面形状相异。 3.如申请专利范围第1项之半导体元件,其中前述对 准用柱状电极(10a、10b、10c)之平面形状系为与前 述柱状电极(10)之平面形状相同。 4.如申请专利范围第1项之半导体元件,其中前述半 导体基板(2)系为,更在前述对准图样形成区域(22) 之周围,具有与前述半导体元件形成区域(21)相同 之平面尺寸,且具备有未有柱状电极(10)之多数的 非半导体元件形成区域(41)。 5.如申请专利范围第1项之半导体元件,其中形成在 前述对准图样形成区域(22)之对准用柱状电极(10a 、10b、10c)系具有多数个。 6.如申请专利范围第5项之半导体元件,其中前述对 准用柱状电极(10a、10b、10c)系由多数种类之平面 形状相异之构件所形成。 7.如申请专利范围第6项之半导体元件,其中前述对 准用柱状电极(10a、10b、10c)系为具有用以进行暂 时定位之暂时定位用柱状电极(10b)、以及用以进 行正式定位之正式定位用之柱状电极(10c)。 8.如申请专利范围第1项之半导体元件,其中前述对 准用柱状电极(10a、10b、10c)系为,其柱状为与以和 前述半导体基板之上面平行之面所切断的断面形 状相同之柱状。 9.如申请专利范围第1项之半导体元件,其中前述半 导体基板(2)系为,在包含位在至少一对对角线之角 部两处的三处上,具有前述对准图样形成区域(22) 。 10.一种半导体元件之制造方法,其特征在于包含有 : 准备有半导体基板(2),其系具有分别形成有多数之 柱状电极(10)的多数之半导体元件形成区域(21),以 及具有与前述半导体元件形成区域(21)相同平面尺 寸、并且形成有对准用柱状电极(10a、10b、10c)的 对准图样形成区域(22); 将电镀防蚀膜(23)形成在前述半导体基板(2)之前述 多数之半导体元件形成区域(21)上、以及形成在前 述对准图样形成区域(22)上; 使用柱状电极形成用之第一遮罩(24)而将前述半导 体基板(2)之前述多数之半导体元件形成区域(21)上 以及形成在前述对准图样形成区域(22)上之电镀防 蚀膜(23)进行曝光; 进行前述电镀防蚀膜(23)之显像,将开口部(32、33、 86、87、88)形成在于前述各个半导体元件形成区域 (21)中之前述各个柱状电极(10)所形成的部分、以 及于对准图样形成区域(22)中之对准用柱状电极(10 a、10b、10c)所形成的部分; 并且,将柱状电极(10)形成在已形成有前述柱状电 极(10)之开口部(32、86)内,将对准用柱状电极(10a、 10b、10c)形成于已形成有前述对准用柱状电极(10a 、10b、10c)之开口部(33、87、88)内。 11.如申请专利范围第10项之半导体元件之制造方 法,其中前述对准用柱状电极(10a、10b、10c)之平面 形状系为与前述柱状电极(10)之平面形状相异。 12.如申请专利范围第10项之半导体元件之制造方 法,其中前述对准用柱状电极(l0a、10b、10c)之平面 形状系为与前述柱状电极(10)之平面形状相同。 13.如申请专利范围第10项之半导体元件之制造方 法,其中在使用前述第一遮罩(24),将形成在前述对 准图样形成区域(22)上的电镀防蚀膜(23)进行曝光 之后,为使用前述第二曝光遮罩(25),在曝光形成在 前述对准图样形成区域(22)上的电镀防蚀膜(23)之 前,为使用用以形成非半导体元件形成元件(41)之 第三遮罩(42),将形成在邻接于前述对准图样形成 区域(22)之区域上的电镀防蚀膜(23)进行曝光。 14.如申请专利范围第10项之半导体元件之制造方 法,其中形成在前述半导体基板(2)之前述多数的半 导体元件形成区域(21)上、以及形成在前述对准图 样形成区域(22)上的电镀防蚀膜(23),系为负片型之 光阻。 15.如申请专利范围第11项之半导体元件之制造方 法,其中前述第一遮罩(24)系为具有对应于前述柱 状电极(10)之平面尺寸的遮光部(27)。 16.如申请专利范围第15项之半导体元件之制造方 法,其中前述第二遮罩(25)系具有遮光部(30),该种遮 光部系为至少一方向之尺寸为大于形成在前述第 一遮罩(24)之遮光部(27)。 17.一种半导体元件之制造方法,其特征在于包含有 : 准备有半导体基板(2),多数之半导体元件形成区域 (21),以及与前述半导体元件形成区域(21)相同平面 尺寸之对准用柱状电极(10)的对准图样形成区域(22 ); 在前述各个半导体元件形成区域(21)内,为形成有 多数之柱状电极(10); 并且,在前述对准图样形成区域(22)内,为形成有个 数为少于已形成在前述各个半导体元件形成区域( 21)内的柱状电极(10)的对准用柱状电极(10a、10b、10 c); 检测出前述对准用柱状电极(10a、10b、10c)以进行 前述半导体基板(2)之定位作业。 18.如申请专利范围第17项之半导体元件之制造方 法,其中当检测出前述对准用柱状电极(2)、且进行 前述半导体基板(2)之定位后,为进行下述任一程序 : (i)在前述各个柱状电极(10)上形成焊球(12); (ii)在前述半导体基板(2)形成图样; (iii)在前述各个柱状电极(10)上形成焊料层。 图式简单说明: 第1图所示系作为本发明第一实施例之半导体元件 之平面图。 第2图所示系为沿着第1图之II-II线剖面之放大断面 图。 第3图所示系为在制造第1图以及第2图所示之半导 体元件时同时所获得之附对准用图样元件之一例 的平面图。 第4图所示系为沿着第3图之IV-IV线剖面之放大断面 图。 第5图所示系为在制造上述第一实施例中之半导体 元件时,最初所准备之晶圆状之矽基板的平面图。 第6图所示系为揭示在第5图中之半导体元件形成 区域之局部放大断面图。 第7图所示系为揭示在第5图中之对准图样形成区 域之局部放大断面图。 第8图所示系为紧接着于第6图所示之程序中之半 导体元件形成区域的局部放大断面图。 第9图所示系为第一曝光遮罩之平面图。 第10图所示系为第二曝光遮罩之平面图。 第11图所示系为用以说明在半导体元件形成区域 之部分中之电镀防蚀膜之曝光状态的平面图。 第12图所示系为用以说明在对准图样形成区域之 部分中之电镀防蚀膜之曝光状态的平面图。 第13图所示系为紧接着于第8图所示之程序中之半 导体元件形成区域的局部放大断面图。 第14图所示系为在与第13图相同程序中之对准图样 形成区域之局部放大断面图。 第15图所示系为紧接着于第13图所示之程序中之半 导体元件形成区域的局部放大断面图。 第16图所示系为在与第15图所示之程序中之半导体 元件形成区域的局部放大断面图。 第17图所示系为紧接于第15图所示之程序中之半导 体元件形成区域的局部放大断面图。 第18图所示系为紧接于第17图所示之程序中之半导 体元件形成区域的局部放大断面图。 第19图所示系为紧接于第18图所示之程序中之半导 体元件形成区域的局部放大断面图。 第20图所示系为用以说明本发明之第二实施例之 晶圆状态的矽基板之平面图。 第21图所示系为第三曝光遮罩之平面图。 第22图所示系为第二曝光遮罩之第一变形例之平 面图。 第23图所示系为用以说明在使用揭示于第22图中之 第二曝光遮罩之第一变形例之情况下的局部对准 图样形成区域中之电镀防蚀膜之曝光状态的平面 图。 第24图所示系为第二曝光遮罩之第二变形例之平 面图。 第25图所示系为用以说明在使用揭示于第24图中之 第二曝光遮罩之第二变形例之情况下的局部对准 图样形成区域中之电镀防蚀膜之曝光状态的平面 图 第26图系为用以说明本发明之第三实施例之图式, 为沿着第1图之II-II线剖面之放大断面图。 第27图所示系为在制造第1图以及第26图所示之半 导体元件时同时所获得的附对准图样元件之一例 的平面图。 第28图所示系为沿着第27图之XXVIII-XXVIII线剖面之 放大断面图。 第29图所示系为在制造揭示于第26图中之半导体元 件时,最初所准备之晶圆状之矽基板的平面图。 第30图所示系为沿着第29图之XXX-XXX线剖面之断面 图。 第31图所示系为在形成第26图所揭示之半导体元件 时所使用之第一曝光遮罩之平面图。 第32图所示系为在形成第26图所揭示之半导体元件 时所使用之第一曝光遮罩之平面图。 第33图所示系为用以说明紧接于第30图所示之程序 的放大断面图。 第34图所示系为用以说明紧接于第33图所示之程序 的放大断面图。 第35图所示系为用以说明紧接于第34图所示之程序 的放大断面图。 第36图所示系为用以说明紧接于第35图所示之程序 的放大断面图。 第37图所示系为用以说明紧接于第36图所示之程序 的放大断面图。 第38图所示系为用以说明紧接于第37图所示之程序 的放大断面图。 第39图所示系为用以说明紧接于第38图所示之程序 的放大断面图。 第40图所示系为用以说明紧接于第39图所示之程序 的放大断面图。 第41图所示系为用以说明紧接于第40图所示之程序 的放大断面图。 第42图所示系为曝光遮罩之其他例之平面图。 第43图所示系为揭示于第42图所示之曝光遮罩之第 一变形例的平面图。 第44图所示系为揭示于第42图所示之曝光遮罩之第 二变形例的平面图。
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