一种输出时脉不受金属氧化半导体之元件特性影响的环状震荡器

摘要

本发明提供一种环状震荡器，其包含有一偏压电路用来驱动复数个延迟单元，该偏压电路包含有一具有一p-n接面的一第一负载单元，一具有一p-n接面的第二负载单元，以及一电阻电连接于该第二负载单元之p-n接面，该第二负载单元及电阻位于一电流镜之一电流路径上，而该第一负载单元位于该电流镜之另一电流路径上，该电流镜之两电流路径所传导之电流大小仅系由第一、二负载单元之p-n接面特性所控制，且该第二负载单元之p-n接面之面积不等于该第一负载单元之p-n接面之面积。伍、(一)、本案代表图为：第＿＿3＿＿图(二)、本案代表图之元件代表符号简单说明：30 环状震荡器32 偏压电路34 延迟单元36a、36b、38a、38b、40、42a、42b、44a、44b、46、48 电晶体50、52 双载子接面电晶体54 电阻

主权项

1.一种环状震荡器(ring oscillator)之偏压电路,用来驱动该环状震荡器输出一预定周期之时脉讯号,该环状震荡器包含有复数个延迟单元(delay cell),其系以串接方式连接两相邻延迟单元之输出端与输入端,且该复数个延迟单元中第一个延迟单元之输入端系电连接于该复数个延迟单元中最后一个延迟单元之输出端,每一延迟单元包含有:一第一驱动电晶体,用来输出一第一偏压电流以驱动该延迟单元之输出端之电压对应于一第一逻辑准位;一第二驱动电晶体,用来输出一第二偏压电流以驱动该延迟单元之输出端之电压对应于一第二逻辑准位;以及一开关电路,电连接于该第一电晶体与该第二电晶体,用来依据该延迟单元之输入端之电压决定该延迟单元之输出端系电连接于该第一驱动电晶体或该第二驱动电晶体;该偏压电路包含有:至少一第一负载单元,其包含有至少一p-n接面(p-njunction);至少一第二负载单元,其包含有至少一p-n接面,该第二负载单元之p-n接面之面积不等于该第一负载单元之p-n接面之面积;一第一参考电路,其包含有:一第一电流镜电路,电连接于该第一负载单元之p-n接面;以及一第二电流镜电路,对称于该第一电流镜电路,并以电流镜方式连接于该第一电流镜电路而使第一、二电流镜电路可分别输出相同电流至第一、二负载单元;至少一电阻,电连接于该第二负载单元之p-n接面以及该第二电流镜电路之间;以及一第二参考电路,以电流镜方式连接于该第一参考电路,用来使该第二参考电路传输之电流与该第一、二电流镜电路传输之电流对应一第一预定比例;其中该第一参考电路系以电流镜方式连接每一延迟单元之第一驱动电晶体以控制该第一偏压电流与该第一、二电流镜电路传输之电流对应一第二预定比例,以及该第二参考电路系以电流镜方式连接每一延迟单元之第二驱动电晶体以控制该第二偏压电流与该第一、二电流镜电路传输之电流对应一第三预定比例。2.如申请专利范围第1项所述之偏压电路,其中该第二负载单元之p-n接面之面积系大于该第一负载单元之p-n接面之面积。3.如申请专利范围第1项所述之偏压电路,其中该电阻之阻値(resistance)会随着其操作温度而增加。4.如申请专利范围第1项所述之偏压电路,其中该电阻之阻値(resistance)会随着其操作温度而减少。5.如申请专利范围第1项所述之偏压电路,其中该第一负载单元系为一二极体(diode)。6.如申请专利范围第1项所述之偏压电路,其中该第二负载单元系为一二极体(diode)。7.如申请专利范围第1项所述之偏压电路,其中该第一负载单元系为一双载子接面电晶体(bipolar junction transistor,BJT)。8.如申请专利范围第7项所述之偏压电路,其中该双载子接面电晶体系为p-n-p型,该双载子接面电晶体之集极(collector)电连接于其基极(base),该双载子接面电晶体之射极(emitter)电连接于该电阻。9.如申请专利范围第7项所述之偏压电路,其中该双载子接面电晶体系为n-p-n型,该双载子接面电晶体之集极(collector)电连接于其基极(base),该集极电连接于该电阻。10.如申请专利范围第1项所述之偏压电路,其中该第二负载单元系为一双载子接面电晶体(bipolar junctiontransistor,BJT)。11.如申请专利范围第10项所述之偏压电路,其中该双载子接面电晶体系为p-n-p型,该双载子接面电晶体之集极(collector)电连接于其基极(base),以及该双载子接面电晶体之射极(emitter)电连接于该第二电流镜电路。12.如申请专利范围第10项所述之偏压电路,其中该双载子接面电晶体系为n-p-n型,该双载子接面电晶体之集极(collector)电连接于其基极(base),以及该双载子接面电晶体之集极电连接于该第二电流镜电路。13.如申请专利范围第1项所述之偏压电路,其中该第一、二电流镜电路分别包含有至少一p型金属氧化半导体(p-channelmetal oxide semiconductor transistor,PMOS transistor)电晶体以及至少一n型金属氧化半导体电晶体(n-channelmetal oxide semiconductor transistor,NMOS transistor)。14.如申请专利范围第13项所述之偏压电路,其中该第一电流镜电路之n型金属氧化半导体电晶体之闸极(gate)系电连接于该第二电流镜电路之n型金属氧化半导体电晶体之闸极,且该第一电流镜电路之n型金属氧化半导体电晶体之汲极(drain)系电连接于该第一电流镜电路之n型金属氧化半导体电晶体之闸极。15.如申请专利范围第13项所述之偏压电路,其中该第一电流镜电路之p型金属氧化半导体电晶体之闸极(gate)系电连接于该第二电流镜电路之p型金属氧化半导体电晶体之闸极,且该第二电流镜电路之p型金属氧化半导体电晶体之汲极(drain)系电连接于该第二电流镜电路之p型金属氧化半导体电晶体之闸极。16.如申请专利范围第15项所述之偏压电路,其中每一延迟单元之第一驱动电晶体系为一p型金属氧化半导体电晶体,其闸极电连接于该第二电流镜电路之p型金属氧化半导体电晶体之闸极。17.如申请专利范围第13项所述之偏压电路,其中该第二参考电路包含有至少一p型金属氧化半导体电晶体以及至少一n型金属氧化半导体电晶体,且该第二参考电路之p型金属氧化半导体电晶体之闸极电连接于该第二电流镜电路之p型金属氧化半导体电晶体之闸极。18.如申请专利范围第17项所述之偏压电路,其中该第二参考电路之n型金属氧化半导体电晶体之闸极电连接于该第二参考电路之n型金属氧化半导体电晶体之汲极。19.如申请专利范围第18项所述之偏压电路,其中每一延迟单元之第二驱动电晶体系为一n型金属氧化半导体电晶体,其闸极电连接于该第二参考电路之n型金属氧化半导体电晶体之闸极。20.如申请专利范围第17项所述之偏压电路,其中该第一、二参考电路中之p型金属氧化半导体电晶体与n型金属氧化半导体电晶体与每一延迟单元之第一、二驱动电晶体均运作于饱和区(saturation region)。21.如申请专利范围第1项所述之偏压电路,其中该第一参考电路电连接于一第一电压源,该第一、二负载单元之p-n接面之n端系电连接于一第二电压源,该第一电压源系大于该第二电压源。22.如申请专利范围第1项所述之偏压电路,其中该第一参考电路电连接于一第一电压源,该第一、二负载单元之p-n接面之p端系电连接于一第二电压源,该第一电压源系小于该第二电压源。图示简单说明:图一为习知环状震荡器的示意图。图二为图一所示之延迟单元的示意图。图三为本发明环状震荡器的电路示意图。图四至图八分别为图三所示之偏压电路的等效电路示意图。