５Ｔ静态随机存取记忆体

摘要

作提出一种5T静态随机存取记忆体，其包括一记忆体阵列，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞各包括有复数个记忆体晶胞(1)；复数条字元线，每一字元线对应至该复数列记忆体晶胞中之一列；复数条位元线，每一位元线对应至该复数行记忆体晶胞中之一行；以及复数个写入电压控制电路(2)，每一行记忆体晶胞设置一个写入电压控制电路(2)。该等写入电压控制电路(2)于对应之控制信号(CTL)为代表写入逻辑1之逻辑高位准时，将一低电源供应电压(LVDD)供应至一高电压节点(VH)，其中该控制信号(CTL)为一写入致能(Write Enable，简称WE)信号与对应之位元线(BL)信号的及闸(AND gate)运算结果，亦即仅于该写入致能(WE)信号与该对应之位元线(BL)信号均为逻辑高位准时，该控制信号(CTL)方为逻辑高位准；而于该写入致能(WE)信号为逻辑高位准但该对应之位元线(BL)信号为逻辑低位准之写入逻辑0时，该控制信号(CTL)为逻辑低位准，此时则将一电源供应电压(VDD)供应至该高电压节点(VH)，以防止无谓的功效消耗并降低写入干扰的影响。结果，可藉由仅于写入逻辑1时方降低该高电压节点之电压位准以有效避免写入逻辑1困难之问题，并防止无谓的功效消耗与降低写入干扰的影响。

主权项

一种5T静态随机存取记忆体，包括：一记忆体阵列，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞各包括有复数个记忆体晶胞(1)；复数条字元线，每一字元线对应至该复数列记忆体晶胞中之一列(row)；复数条位元线，每一位元线系对应至该复数行记忆体晶胞中之一行(column)；以及复数个写入电压控制电路(2)，每一行记忆体晶胞设置一个写入电压控制电路(2)；其中，每一记忆体晶胞(1)更包含：一第一反相器，系由一第一PMOS电晶体(P1)与一第一NMOS电晶体(M1)所组成，该第一反相器系连接在一电源供应电压(VDD)与一接地电压之间；一第二反相器，系由一第二PMOS电晶体(P2)与一第二NMOS电晶体(M2)所组成，该第二反相器系连接在一高电压节点(VH)与该接地电压之间；一储存节点(A)，系由该第一反相器之输出端所形成；一反相储存节点(B)，系由该第二反相器之输出端所形成；以及一存取电晶体(M3)，系连接在该储存节点(A)与一对应位元线(BL)之间，且闸极连接至一对应字元线(WL)；其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出端(即储存节点A)系连接至该第二反相器之输入端，而该第二反相器之输出端(即反相储存节点B)则连接至该第一反相器之输入端；而每一写入电压控制电路(2)更包含一第三PMOS电晶体(P21)、一第四PMOS电晶体(P22)、一第三反相器(I23)以及一控制信号(CTL)；其中，该第三PMOS电晶体(P21)之源极、闸极与汲极系分别连接至该电源供应电压(VDD)、该控制信号(CTL)与该高电压节点(VH)；该第四PMOS电晶体(P22)之源极、闸极与汲极系分别连接至一低电源供应电压(LVDD)、该第三反相器(I23)之输出端与该高电压节点(VH)；
该第三反相器(I23)之输入端用以接收该控制信号(CTL)，而该第三反相器(I23)之输出端则连接至该第四PMOS电晶体(P22)之闸极。