| 主权项 |
1.一种半导体装置,系为形成于半导体基板的半导体装置,其包含有:层间绝缘膜,位于上述半导体基板的上方位置;及筒状金属膜,以贯穿上述层间绝缘膜的方式,使其筒形状的底部位于下部、开口侧位于上部的具有底部者,上述筒状金属膜的上述开口侧,系仅由沿着位有该筒状金属膜的贯穿孔的壁面的部分所形成。2.如申请专利范围第1项之半导体装置,其中,上述筒状金属膜的开口端与上述层间绝缘膜的上面形成为同一面。3.如申请专利范围第2项之半导体装置,其中,上述筒状金属膜系由从其金属氧化物具有导电性的金属层、或是其金属氧化物具有导电性的金属所选择的复数的金属层所构成。4.如申请专利范围第1项之半导体装置,其中,上述筒状金属膜系由与上述层间绝缘膜接合的衬底金属膜,及位于且接合于其上的电极金属膜的2层金属膜所构成。5.如申请专利范围第1项之半导体装置,其中,上述半导体装置具备电容器区域与其周围的周边区域,在上述电容器区域配置着覆被上述筒状金属膜的筒形状的内面及外面的介电质膜,以及进一步覆被该介电质膜的金属膜,在上述周边区域,上述筒状金属膜系位于上述层间绝缘膜的上面以下的范围,且由上述层间绝缘膜覆被该筒形状的外面。6.如申请专利范围第5项之半导体装置,其中,具备贯穿上述层间绝缘膜,且以遮蔽上述电容器区域与上述周边区域之间的方式而延伸的保护环。7.如申请专利范围第6项之半导体装置,其中,上述周边区域之层间绝缘膜的上面,以变得较上述保护环的上端更低的方式,于上述保护环上端及上述周边区域的层间绝缘膜的上面间具有段差。8.如申请专利范围第1项之半导体装置,其中,贯穿位于上述层间绝缘膜之下的衬底层间绝缘膜,导通上述筒状金属膜的底部及下方部的栓塞配线,包括与上述筒状金属膜的底部接合的上部连接部;及由与该上部连接部互异的材料所构成,且从其上部连接部连续而向下方延伸的下方连接部。9.如申请专利范围第1项之半导体装置,其中,于上述半导体基板的背面侧,不具有与上述筒状金属膜相同处理机会下形成的金属膜。10.如申请专利范围第1项之半导体装置,其中,上述半导体装置系为DRAM(Dynamic Random Access Memory),该DRAM之储存节点系由上述筒状金属膜所形成。11.一种半导体装置,系为形成于半导体基板,且具有电容器区域及周边区域的半导体装置,其包含有:层间绝缘膜,位于上述半导体基板的上方,且布及位于上述电容器区域及周边区域的两方;半导体膜,在上述电容器区域及周边区域中,分别以贯穿上述层间绝缘膜的方式,使其筒形状的底部位于下部、开口侧位于上部的具有底部的筒状含杂质者;及保护环,贯穿上述层间绝缘膜,以遮蔽上述电容器区域及周边区域之间的方式延伸,在上述周边区域之层间绝缘膜的上面,以变得低于上述保护环的上端的方式,在上述保护环上端与上述周边区域之层间绝缘膜的上面之间具有段差。12.如申请专利范围第11项之半导体装置,其中,上述半导体装置系为DRAM(Dynamic Random Access Memory),该DRAM之储存节点系由上述含有上述杂质的筒状半导体膜所形成。图式简单说明:图1为显示本发明之实施形态1之半导体装置的概念图。图2为显示在图1之状态前的阶段,在金属膜之蒸镀后将光阻剂涂敷于基板全面的状态图。图3为显示从图2之状态进行CMP研磨后的状态图。图4为显示本发明之实施形态2之半导体装置之制造方法的图。图5为显示本发明之实施形态3之半导体装置的平面概念图。图6为沿着图5中之Ⅵ-Ⅵ线所作的剖面图。图7为显示图6之状态的半导体装置前的状态图。图8为显示在本发明之实施形态4之半导体装置的制造中,形成覆被周边区域至保护环的光阻图案的状态的剖面图。图9为显示从图8之状态除去电容器区域的层间绝缘膜目的而使用的蚀刻液渗入周边区域的状态图。图10为显示藉由全面回蚀而将层间绝缘膜的上面设为低于筒状金属膜的前端,形成覆被周边区域的光阻图案,亦除去电容器区域的层间绝缘膜的状态图。图11为显示从图10之状态除去光阻图案的状态图。图12为本发明之实施形态5之半导体装置的概念图。图13为显示设置覆被周边区域的光阻图案,以除去电容器区域的层间绝缘膜的状态图。图14为在本发明之实施形态5之半导体装置中,设置保护环以除去电容器区域的层间绝缘膜的状态图。图15为在本发明之实施形态5之变化例中,由密接性良好的材料构成导电性栓塞的上部的半导体装置的图。图16为显示在本发明之实施形态5之变化例中,由密接性良好的材料构成导电性栓塞的上部,以除去电容器区域的层间绝缘膜的状态图。图17为显示在本发明之实施形态5之变化例中,由密接性良好的材料构成导电性栓塞的上部,设置保护环以除去电容器区域的层间绝缘膜的状态图。图18为显示在本发明之实施形态6之半导体装置之制造方法中,除去矽基板的背面的金属膜的状态图。图19为显示在本发明之实施形态7之DRAM之制造方法中,形成闸极组成的导电膜,并于其上形成绝缘膜的状态图。图20为显示形成闸极并于其上形成绝缘膜的状态图。图21为显示形成层间绝缘膜,并形成导电性栓塞的状态图。图22为显示再形成层间绝缘膜,并形成导电性栓塞的状态图。图23为显示再形成层间绝缘膜(衬底层间绝缘膜),并形成导电性栓塞的状态图。图24为显示形成绝缘膜及层间绝缘膜,并设置形成筒状金属膜用的开口部的状态图。图25为形成筒状金属膜,并于全面涂敷光阻剂的状态图。图26为显示藉由CMP研磨上面部的状态图。图27为显示藉由全面回蚀将层间绝缘膜设为低于筒状金属膜的前端部的状态图。图28为显示对于图27之状态从DRAM周边电路区域至保护环形成光阻图案的状态图。图29为显示不进行全面回蚀,而从DRAM周边电路区域至保护环设置光阻图案的状态图。图30为显示对于图29之状态,在除去DRAM单元区域的层间绝缘膜时所使用的蚀刻液渗入DRAM周边电路区域,而蚀刻DRAM周边电路区域的层间绝缘膜的状态图。图31为显示对于图28之状态,选择性除去DRAM单元区域的层间绝缘膜的状态图。图32为显示除去光阻图案的状态图。图33为显示形成电容器介电质膜,并形成上部电极用的金属膜的状态图。图34为图33之半导体装置的变化例,为显示由密接性良好的材料构成与电容器下部电极导通的导电性栓塞的上部的半导体装置的图。图35为显示本发明之实施形态8之半导体装置的图。图36为显示习知半导体装置的图。图37为说明习知半导体装置的制造方法的图。 |
